JPH04370977A - 量子化電界効果トランジスタ - Google Patents
量子化電界効果トランジスタInfo
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- JPH04370977A JPH04370977A JP14854091A JP14854091A JPH04370977A JP H04370977 A JPH04370977 A JP H04370977A JP 14854091 A JP14854091 A JP 14854091A JP 14854091 A JP14854091 A JP 14854091A JP H04370977 A JPH04370977 A JP H04370977A
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- JP
- Japan
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- type
- diffusion layer
- insulating film
- gate
- high concentration
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000000295 complement effect Effects 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract description 2
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- 235000015067 sauces Nutrition 0.000 description 1
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はトンネル効果型のＭＩＳ
型ＦＥＴに関する。
型ＦＥＴに関する。
【０００２】
【従来の技術】従来トンネル効果型のダイオードは、エ
サキ ダイオードとしてあった。更に、トンネル現象
を用いたバイポーラ型トランジスタの提案模あった。更
に、特公昭５６ー９５０に示されている如く、絶縁膜の
トンネル効果を利用したＥＥＰＲＯＭと称されるＭＩＳ
型ＦＥＴもあった。しかし、半導体中のトンネル効果を
利用したＭＩＳ型ＦＥＴは無かった。
サキ ダイオードとしてあった。更に、トンネル現象
を用いたバイポーラ型トランジスタの提案模あった。更
に、特公昭５６ー９５０に示されている如く、絶縁膜の
トンネル効果を利用したＥＥＰＲＯＭと称されるＭＩＳ
型ＦＥＴもあった。しかし、半導体中のトンネル効果を
利用したＭＩＳ型ＦＥＴは無かった。
【０００３】
【発明が解決しようとする課題】しかし、上記従来技術
によると半導体のトンネル現象を利用したＭＩＳ型ＦＥ
Ｔが無い為に、量産性が無く、且つＭＩＳ型ＦＥＴの低
消費電力化及び高速化が行き詰まっていると言う課題が
あった。
によると半導体のトンネル現象を利用したＭＩＳ型ＦＥ
Ｔが無い為に、量産性が無く、且つＭＩＳ型ＦＥＴの低
消費電力化及び高速化が行き詰まっていると言う課題が
あった。
【０００４】本発明は、かかる従来技術の課題を解決し
、低消費電力で高速のＭＩＳ型ＦＥＴを提供する事を目
的とする。
、低消費電力で高速のＭＩＳ型ＦＥＴを提供する事を目
的とする。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、本発明は、量子化電界効果トラ
ンジスタに関し、（１） 半導体に形成した高濃度ｐ
型拡散層と高濃度ｎ型拡散層の接合部表面にゲート絶縁
膜と該ゲート絶縁膜上にゲート電極を形成し、前記高濃
度ｐ型拡散層あるいは高濃度ｎ型拡散層のいずれか一方
をソース電極、他方をドレイン電極とした ＭＩＳ（
Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎ
ｓｉｓｔｏｒ）構造と成す手段を取る事、及び（２）
半導体表面に離間して形成した高濃度ｐ型拡散層と高
濃度ｎ型拡散層に挟まれた半導体表面にはゲート絶縁膜
と該ゲート絶縁膜上にゲート電極を形成し、前記高濃度
ｐ型拡散層あるいは高濃度ｎ型拡散層のいずれか一方を
ソース電極、他方をドレイン電極としたＭＩＳ型ＦＥＴ
構造と成す手段を取る事、及び（３） 半導体または
半導体表面に形成した（１）項または（２）項に記載し
た ＭＩＳ型ＦＥＴを同一基板上に相補型に形成する
手段を取る事、等の手段を取る。
目的を達成するために、本発明は、量子化電界効果トラ
ンジスタに関し、（１） 半導体に形成した高濃度ｐ
型拡散層と高濃度ｎ型拡散層の接合部表面にゲート絶縁
膜と該ゲート絶縁膜上にゲート電極を形成し、前記高濃
度ｐ型拡散層あるいは高濃度ｎ型拡散層のいずれか一方
をソース電極、他方をドレイン電極とした ＭＩＳ（
Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ）型ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎ
ｓｉｓｔｏｒ）構造と成す手段を取る事、及び（２）
半導体表面に離間して形成した高濃度ｐ型拡散層と高
濃度ｎ型拡散層に挟まれた半導体表面にはゲート絶縁膜
と該ゲート絶縁膜上にゲート電極を形成し、前記高濃度
ｐ型拡散層あるいは高濃度ｎ型拡散層のいずれか一方を
ソース電極、他方をドレイン電極としたＭＩＳ型ＦＥＴ
構造と成す手段を取る事、及び（３） 半導体または
半導体表面に形成した（１）項または（２）項に記載し
た ＭＩＳ型ＦＥＴを同一基板上に相補型に形成する
手段を取る事、等の手段を取る。
【０００６】
【実施例】以下、実施例により本発明を詳述する。
【０００７】図１は本発明の一実施例を示す量子化電界
効果トランジスタの断面図である。すなわち、Ｓｉ，Ｇ
ａＡｓ，ＧａＡｌＡｓあるいはＩｎＰ等から成る半導体
基板１の表面には導電型を異にする高濃度ｐ型拡散層２
と高濃度ｎ型拡散層３との接合部４が形成されて成り、
該接合部４の表面にはゲート絶縁膜５が形成されて成り
、該ゲート絶縁膜５の表面にはゲート電極６が形成され
て成る。本例のトランジスタの動作例は、例えば高濃度
拡散層２をソースＳと成し、高濃度拡散層３をドレイン
Ｄと成して、接合部４に形成される空乏層をトンネル領
域となして、ゲートＧに電圧を印加してトンネル電流を
制御してトランジスタ動作させるものであり、高速化と
低消費電力化が計れるものである。尚、半導体基板１は
絶縁体や不純物を含有しないイントリンシック体であっ
ても良く、さらには低濃度のｎ型或はｐ型のウエル（Ｗ
ｅｌｌ）構造であっても良く、本発明の必要条件は、高
濃度のタイプの異なる不純物から成るｐ−ｎ接合部であ
り、該ｐ−ｎ接合部表面にゲート絶縁膜を挟んでゲート
電極が形成されＭＩＳ型ＦＥＴが構成される事である。
効果トランジスタの断面図である。すなわち、Ｓｉ，Ｇ
ａＡｓ，ＧａＡｌＡｓあるいはＩｎＰ等から成る半導体
基板１の表面には導電型を異にする高濃度ｐ型拡散層２
と高濃度ｎ型拡散層３との接合部４が形成されて成り、
該接合部４の表面にはゲート絶縁膜５が形成されて成り
、該ゲート絶縁膜５の表面にはゲート電極６が形成され
て成る。本例のトランジスタの動作例は、例えば高濃度
拡散層２をソースＳと成し、高濃度拡散層３をドレイン
Ｄと成して、接合部４に形成される空乏層をトンネル領
域となして、ゲートＧに電圧を印加してトンネル電流を
制御してトランジスタ動作させるものであり、高速化と
低消費電力化が計れるものである。尚、半導体基板１は
絶縁体や不純物を含有しないイントリンシック体であっ
ても良く、さらには低濃度のｎ型或はｐ型のウエル（Ｗ
ｅｌｌ）構造であっても良く、本発明の必要条件は、高
濃度のタイプの異なる不純物から成るｐ−ｎ接合部であ
り、該ｐ−ｎ接合部表面にゲート絶縁膜を挟んでゲート
電極が形成されＭＩＳ型ＦＥＴが構成される事である。
【０００８】図２は本発明の他の実施例を示す量子化電
界効果トランジスタの断面図である。すなわち、半導体
基板１１の表面には導電型を異にする高濃度ｐ型拡散層
１２の領域と高濃度ｎ型拡散層１３の領域とが離間部１
４を置いて形成され、少なくとも該離間部１４上にゲー
ト絶縁膜１５が形成され、該ゲート絶縁膜１５上にはゲ
ート電極１６が形成されて成り、前記離間部１４は０．
２５μｍ以下０．０１μｍ程度のトンネル領域を形成し
て成る。 尚、本例の動作例を今少し示すと、ソースＳに負のバイ
アスを、ドレインＤに正のバイアスを印加して、ゲート
Ｇに正のバイアスを印加すると、しきい値電圧０．３Ｖ
程度のＦＥＴ特性を得る事ができる。尚、半導体基板１
１はＳｉに限らず他の半導体であっても良く、更には絶
縁体によるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造であっても良く、ウエル構
造等であっても良い。
界効果トランジスタの断面図である。すなわち、半導体
基板１１の表面には導電型を異にする高濃度ｐ型拡散層
１２の領域と高濃度ｎ型拡散層１３の領域とが離間部１
４を置いて形成され、少なくとも該離間部１４上にゲー
ト絶縁膜１５が形成され、該ゲート絶縁膜１５上にはゲ
ート電極１６が形成されて成り、前記離間部１４は０．
２５μｍ以下０．０１μｍ程度のトンネル領域を形成し
て成る。 尚、本例の動作例を今少し示すと、ソースＳに負のバイ
アスを、ドレインＤに正のバイアスを印加して、ゲート
Ｇに正のバイアスを印加すると、しきい値電圧０．３Ｖ
程度のＦＥＴ特性を得る事ができる。尚、半導体基板１
１はＳｉに限らず他の半導体であっても良く、更には絶
縁体によるＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ
Ｉｎｓｕｌａｔｏｒ）構造であっても良く、ウエル構
造等であっても良い。
【０００９】図３は、本発明のその他の実施例を示す相
補型の量子化電界効果トランジスタの断面図である。す
なわち、絶縁基板２１上の半導体膜には高濃度ｐ型半導
体膜２２、高濃度ｎ型半導体膜２３及び、高濃度ｐ型半
導体膜２４が接合部２５及び２６を形成して直列に配さ
れて成り、該接合部２５、２６上にはゲート絶縁膜２７
、２７’およびゲート電極２８、２８’が形成されて成
り、電源電圧ＶＤＤ、基板電圧 ＶＳＳ、入力電圧Ｖ
ＩＮ、出力電圧ＶＯＵＴから成る相補型インバータ回路
を一つの基板上に形成して成る。尚、絶縁基板２１は半
導体であっても良く、各々のトランジスタがタイプの異
なるウエル領域内または上に形成されても良い。
補型の量子化電界効果トランジスタの断面図である。す
なわち、絶縁基板２１上の半導体膜には高濃度ｐ型半導
体膜２２、高濃度ｎ型半導体膜２３及び、高濃度ｐ型半
導体膜２４が接合部２５及び２６を形成して直列に配さ
れて成り、該接合部２５、２６上にはゲート絶縁膜２７
、２７’およびゲート電極２８、２８’が形成されて成
り、電源電圧ＶＤＤ、基板電圧 ＶＳＳ、入力電圧Ｖ
ＩＮ、出力電圧ＶＯＵＴから成る相補型インバータ回路
を一つの基板上に形成して成る。尚、絶縁基板２１は半
導体であっても良く、各々のトランジスタがタイプの異
なるウエル領域内または上に形成されても良い。
【００１０】
【発明の効果】本発明により、約１／１０の低消費電力
で、且つ約１０倍高速なＭＩＳ型ＦＥＴによるＬＳＩが
量産性良くできる効果がある。
で、且つ約１０倍高速なＭＩＳ型ＦＥＴによるＬＳＩが
量産性良くできる効果がある。
【図１】 本発明の一実施例を示す量子化電界効果ト
ランジスタの断面図である。
ランジスタの断面図である。
【図２】 本発明の他の実施例を示す量子化電界効果
トランジスタの断面図である。
トランジスタの断面図である。
【図３】 本発明のその他の実施例を示す相補型の量
子化電界効果トランジスタの断面図である。
子化電界効果トランジスタの断面図である。
１、１１ ・・・ 半導体基板、
２１ ・・・ 絶縁基板、
２、１２、２２、２４ ・・・ 高濃度ｐ型拡散層、
３、１３、２３ ・・・ 高濃度ｎ型拡散層、４、２
５、２６ ・・・ 接合部、 ５、１５、２７、２７’ ・・・ ゲート絶縁膜、
６、１６、２８、２８’ ・・・ ゲート電極、Ｓ
・・・ ソース、Ｄ
・・・ ドレイン、Ｇ ・・・
ゲート、ＶＤＤ ・・・ 電源電圧、ＶＳ
Ｓ ・・・ 基板電圧、ＶＩＮ
・・・ 入力電圧、ＶＯＵＴ ・・・
出力電圧。
３、１３、２３ ・・・ 高濃度ｎ型拡散層、４、２
５、２６ ・・・ 接合部、 ５、１５、２７、２７’ ・・・ ゲート絶縁膜、
６、１６、２８、２８’ ・・・ ゲート電極、Ｓ
・・・ ソース、Ｄ
・・・ ドレイン、Ｇ ・・・
ゲート、ＶＤＤ ・・・ 電源電圧、ＶＳ
Ｓ ・・・ 基板電圧、ＶＩＮ
・・・ 入力電圧、ＶＯＵＴ ・・・
出力電圧。
Claims (3)
- 【請求項１】半導体に形成された高濃度ｐ型拡散層と高
濃度ｎ型拡散層の接合部表面にはゲート絶縁膜と該ゲー
ト絶縁膜上にゲート電極が形成されて成り、前記高濃度
ｐ型拡散層あるいは高濃度ｎ型拡散層のいずれか一方を
ソース電極、他方をドレイン電極としたＭＩＳ（Ｍｅｔ
ａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）型ＦＥＴ（Ｆｉｅｌｄ ＥｆｆｅｃｔＴｒａｎｓｉ
ｓｔｏｒ）構造と成した事を特徴とする量子化電界効果
トランジスタ。 - 【請求項２】半導体表面に離間して形成された高濃度ｐ
型拡散層と高濃度ｎ型拡散層に挟まれた半導体表面には
ゲート絶縁膜と該ゲート絶縁膜上にゲート電極が形成さ
れて成り、前記高濃度ｐ型拡散層あるいは高濃度ｎ型拡
散層のいずれか一方をソース電極、他方をドレイン電極
としたＭＩＳ型ＦＥＴ構造と成した事を特徴とする量子
化電界効果トランジスタ。 - 【請求項３】半導体または半導体表面に形成された請求
項１または請求項２に記載されたＭＩＳ型ＦＥＴを同一
基板上に相補型に形成した事を特徴とする量子化電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854091A JPH04370977A (ja) | 1991-06-20 | 1991-06-20 | 量子化電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14854091A JPH04370977A (ja) | 1991-06-20 | 1991-06-20 | 量子化電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04370977A true JPH04370977A (ja) | 1992-12-24 |
Family
ID=15455062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14854091A Pending JPH04370977A (ja) | 1991-06-20 | 1991-06-20 | 量子化電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04370977A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201386A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | スピントランジスタおよびメモリ |
| US8841191B2 (en) | 2012-08-23 | 2014-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
| JP2015056619A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-06-20 JP JP14854091A patent/JPH04370977A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013201386A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | スピントランジスタおよびメモリ |
| US8847288B2 (en) | 2012-03-26 | 2014-09-30 | Kabushiki Kaisha Toshiba | Spin transistors and memory |
| US8841191B2 (en) | 2012-08-23 | 2014-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing same |
| JP2015056619A (ja) * | 2013-09-13 | 2015-03-23 | 株式会社東芝 | 半導体装置 |
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