JPH0695532B2 - 半導体装置 - Google Patents
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- JPH0695532B2 JPH0695532B2 JP60230313A JP23031385A JPH0695532B2 JP H0695532 B2 JPH0695532 B2 JP H0695532B2 JP 60230313 A JP60230313 A JP 60230313A JP 23031385 A JP23031385 A JP 23031385A JP H0695532 B2 JPH0695532 B2 JP H0695532B2
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H01L29/7781—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
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Description
【発明の詳細な説明】 〔概要〕 この発明は、半導体装置にかかり、 ２次元電子ガスと２次元正孔ガスとを積層し、かつ分離
して形成し、これを共通のゲート電極で制御することに
より、 高集積密度、低消費電力等を容易に実現するものであ
る。
して形成し、これを共通のゲート電極で制御することに
より、 高集積密度、低消費電力等を容易に実現するものであ
る。
本発明は半導体装置、特に空間分離ドーピング電界効果
トランジスタのｎ形チャネルとｐ形チャネルとを共通の
ゲート電極で制御する化合物半導体装置に関する。
トランジスタのｎ形チャネルとｐ形チャネルとを共通の
ゲート電極で制御する化合物半導体装置に関する。
シリコン（Si）の物性に基づく限界を超える高速化など
を実現するために、電子移動度が大きい砒化ガリウム
（GaAs）などを用いた化合物半導体装置が開発されてい
るが、この化合物半導体装置に期待される特性を実現す
るために、Si集積回路装置と同等以上の集積密度の増
大、消費電力の低減などが要望されている。
を実現するために、電子移動度が大きい砒化ガリウム
（GaAs）などを用いた化合物半導体装置が開発されてい
るが、この化合物半導体装置に期待される特性を実現す
るために、Si集積回路装置と同等以上の集積密度の増
大、消費電力の低減などが要望されている。
化合物半導体装置の一例として、不純物が添加される領
域とキヤリアが移動する領域とをヘテロ接合界面によっ
て空間的に分離することにより特に低温におけるキヤリ
アの移動度を増大して、一層の高速化を実現しているヘ
テロ接合電界効果トランジスタがある。
域とキヤリアが移動する領域とをヘテロ接合界面によっ
て空間的に分離することにより特に低温におけるキヤリ
アの移動度を増大して、一層の高速化を実現しているヘ
テロ接合電界効果トランジスタがある。
このヘテロ接合電界効果トランジスタの構造の一例を第
３図に示す。半絶縁性GaAs基板11上に、ノンドープのｉ
形GaAs層12、これより電子親和力が小さい砒化アルミニ
ウムガリウム（AlxGa1-xAs）層13、及び不純物濃度が例
えば２×1018cm-3程度のｎ形GaAs層14が設けられ、A1Ga
As層13は少なくともその一部分に例えば濃度２×1018cm
-3程度のドナー不純物を含んで、この層からｉ形GaAs層
12へ遷移した電子によってヘテロ接合界面近傍に２次元
電子ガス12eが形成される。
３図に示す。半絶縁性GaAs基板11上に、ノンドープのｉ
形GaAs層12、これより電子親和力が小さい砒化アルミニ
ウムガリウム（AlxGa1-xAs）層13、及び不純物濃度が例
えば２×1018cm-3程度のｎ形GaAs層14が設けられ、A1Ga
As層13は少なくともその一部分に例えば濃度２×1018cm
-3程度のドナー不純物を含んで、この層からｉ形GaAs層
12へ遷移した電子によってヘテロ接合界面近傍に２次元
電子ガス12eが形成される。
前記ｎ形GaAs層14上にソース及びドレイン電極15が設け
られ、この両電極間のｎ形GaAs層14を選択的にエッチン
グし、AlGaAs層13に接して前記２次元電子ガス12eの面
濃度を制御するゲート電極16が設けられている。
られ、この両電極間のｎ形GaAs層14を選択的にエッチン
グし、AlGaAs層13に接して前記２次元電子ガス12eの面
濃度を制御するゲート電極16が設けられている。
GaAs等の化合物半導体では正孔の移動度が電子の移動度
より大幅に小さく、電界効果トランジスタは従来殆どｎ
チャネル形に限られているが、Si集積回路装置において
は、相補形MOS（CMOS）回路によって低消費電力化に大
きい効果を得るなど、ｎ形チャネルとｐ形チャネルとを
効果的に用いている。
より大幅に小さく、電界効果トランジスタは従来殆どｎ
チャネル形に限られているが、Si集積回路装置において
は、相補形MOS（CMOS）回路によって低消費電力化に大
きい効果を得るなど、ｎ形チャネルとｐ形チャネルとを
効果的に用いている。
その１例として、第４図は相補形インバータの回路図を
示し、T1、T2は相互に反対極性で動作するエンハンスメ
ントモードのMOS電界効果トランジスタ（MOS FET）であ
り、例えばドライバT1をｎチャネル形、負荷T2をｐチャ
ネル形とする。
示し、T1、T2は相互に反対極性で動作するエンハンスメ
ントモードのMOS電界効果トランジスタ（MOS FET）であ
り、例えばドライバT1をｎチャネル形、負荷T2をｐチャ
ネル形とする。
この回路で入力電圧VINを十分低くすれば、負荷T2がオ
ン、ドライバT1がオフとなって出力電圧VOUTはVDDにほ
ぼ等しい高電圧となり、また入力電圧VINを十分高くす
れば、ドライバT1がオン、負荷T2がオフとなって出力電
圧VOUTはVSSにほぼ等しい低電圧となる。これら２状態
にあるときには殆ど電流が流れず、ただ状態を遷移する
ときのみ両MOS FET、T1及びT2がオン状態となり電流が
流れる。
ン、ドライバT1がオフとなって出力電圧VOUTはVDDにほ
ぼ等しい高電圧となり、また入力電圧VINを十分高くす
れば、ドライバT1がオン、負荷T2がオフとなって出力電
圧VOUTはVSSにほぼ等しい低電圧となる。これら２状態
にあるときには殆ど電流が流れず、ただ状態を遷移する
ときのみ両MOS FET、T1及びT2がオン状態となり電流が
流れる。
第５図はCMOS構造の模式側断面図である。ｎ形Si基板21
はフィールド酸化膜22によってｎチャネルFET及びｐチ
ャネルFETの領域が画定され、ｎチャネルFETの領域には
p-形ウエル層23、n+形ソース及びドレイン領域24、並び
にp+形チャネルカット25が、またｐチャネルFETの領域
にはp+形ソース及びドレイン領域26、並びにn+形チャネ
ルカット27がそれぞれ形成されている。更にSi基板21上
にゲート酸化膜28を介してゲート電極29がそれぞれ設け
られ、各ソース及びドレイン領域24、26に絶縁膜30を介
して配線31が配設されている。
はフィールド酸化膜22によってｎチャネルFET及びｐチ
ャネルFETの領域が画定され、ｎチャネルFETの領域には
p-形ウエル層23、n+形ソース及びドレイン領域24、並び
にp+形チャネルカット25が、またｐチャネルFETの領域
にはp+形ソース及びドレイン領域26、並びにn+形チャネ
ルカット27がそれぞれ形成されている。更にSi基板21上
にゲート酸化膜28を介してゲート電極29がそれぞれ設け
られ、各ソース及びドレイン領域24、26に絶縁膜30を介
して配線31が配設されている。
CMOS回路では上述の如き構造を必要とするために、前記
利点の反面構造が複雑となり、集積密度が制限されてい
る。
利点の反面構造が複雑となり、集積密度が制限されてい
る。
化合物半導体装置に期待される性能を実現するために、
その素子パターンの縮小、集積密度の向上、消費電力及
びエネルギー（消費電力・動作時間積）の低減等を進め
ることが必要である。
その素子パターンの縮小、集積密度の向上、消費電力及
びエネルギー（消費電力・動作時間積）の低減等を進め
ることが必要である。
このために相補形回路構成などｎ形チャネルとｐ形チャ
ネルとを効果的に用いることも必要であり、しかもこの
場合に前記従来例のCMOS構造の如くトランジスタ２素子
に相当する基板面積を占有せず、高い集積密度が容易に
達成されることが要望される。
ネルとを効果的に用いることも必要であり、しかもこの
場合に前記従来例のCMOS構造の如くトランジスタ２素子
に相当する基板面積を占有せず、高い集積密度が容易に
達成されることが要望される。
前記問題点は、第１の半導体層と、該第１の半導体層よ
り電子親和力が小さくドナー不純物を含む第２の半導体
層と、アクセプタ不純物を含む第３の半導体層と、該第
３の半導体層との界面部における価電子帯の上端のエネ
ルギレベルが該第３の半導体層のそれよりも正孔にとっ
て低い第４の半導体層とが順次積層された半導体基体を
備えて、該第１の半導体層の該第２の半導体層との界面
近傍に２次元電子ガスが形成され、該第４の半導体層の
該第３の半導体層との界面近傍に２次元正孔ガスが形成
され、該半導体基体に接し、該２次元正孔ガス及び該２
次元電子ガスを制御する共通のゲート電極と、該ゲート
電極を挟んで各々配置され該２次元正孔ガスに接続され
る第１のソース及びドレイン電極と、該第１のソース及
びドレイン電極を挟んでその外側に各々配置され該２次
元電子ガスに接続される第２のソース及びドレイン電極
を有する本発明による半導体装置により解決される。
り電子親和力が小さくドナー不純物を含む第２の半導体
層と、アクセプタ不純物を含む第３の半導体層と、該第
３の半導体層との界面部における価電子帯の上端のエネ
ルギレベルが該第３の半導体層のそれよりも正孔にとっ
て低い第４の半導体層とが順次積層された半導体基体を
備えて、該第１の半導体層の該第２の半導体層との界面
近傍に２次元電子ガスが形成され、該第４の半導体層の
該第３の半導体層との界面近傍に２次元正孔ガスが形成
され、該半導体基体に接し、該２次元正孔ガス及び該２
次元電子ガスを制御する共通のゲート電極と、該ゲート
電極を挟んで各々配置され該２次元正孔ガスに接続され
る第１のソース及びドレイン電極と、該第１のソース及
びドレイン電極を挟んでその外側に各々配置され該２次
元電子ガスに接続される第２のソース及びドレイン電極
を有する本発明による半導体装置により解決される。
本発明による半導体装置は前記第１及び第４の半導体層
は例えばGaAs、前記第２及び第３の半導体層は例えばAl
GaAsで構成され、そのポテンシャルダイヤグラムは、ゲ
ート電圧Vg＝０のとき第１図（ａ）、Vg＜０のとき第１
図（ｂ）、Vg＞０のとき第１図（ｃ）に例示する如き状
態となる。
は例えばGaAs、前記第２及び第３の半導体層は例えばAl
GaAsで構成され、そのポテンシャルダイヤグラムは、ゲ
ート電圧Vg＝０のとき第１図（ａ）、Vg＜０のとき第１
図（ｂ）、Vg＞０のとき第１図（ｃ）に例示する如き状
態となる。
これらの図において、１は第１の半導体層例えばノンド
ープのGaAs、２はドナー不純物を含む第２の半導体層例
えばAl0.3Ga0.7As、３はアクセプタ不純物を含む第３の
半導体層例えばAl0.5Ga0.5As、４は第４の半導体層例え
ばGaAs、５は第４の半導体層にショットキ接触するゲー
ト電極であり、EFはフェルミ準位を示す。
ープのGaAs、２はドナー不純物を含む第２の半導体層例
えばAl0.3Ga0.7As、３はアクセプタ不純物を含む第３の
半導体層例えばAl0.5Ga0.5As、４は第４の半導体層例え
ばGaAs、５は第４の半導体層にショットキ接触するゲー
ト電極であり、EFはフェルミ準位を示す。
本半導体装置は両チャネルともエンハンスメントモード
とし、ゲート電圧Vg＝０のときには２次元電子ガス及び
２次元正孔ガスが形成されないが、Vg＜０のときには２
次元正孔ガス4hが形成され、Vg＞０のときには２次元電
子ガス1eが形成されて、共通のゲート電極５でその面濃
度を制御しトランジスタ動作を行わせることができる。
とし、ゲート電圧Vg＝０のときには２次元電子ガス及び
２次元正孔ガスが形成されないが、Vg＜０のときには２
次元正孔ガス4hが形成され、Vg＞０のときには２次元電
子ガス1eが形成されて、共通のゲート電極５でその面濃
度を制御しトランジスタ動作を行わせることができる。
上述の如く本半導体装置は積層構造であるにもかかわら
ず、２次元正孔ガス4hすなわちｐチャネルと、２次元電
子ガス1eすなわちｎチャネルとが空間的に分離され、１
個の共通するゲート電極５に印加する電圧の極性によ
り、それぞれのチャネルを備えたヘテロ接合電界効果ト
ランジスタの動作を得ることができる。
ず、２次元正孔ガス4hすなわちｐチャネルと、２次元電
子ガス1eすなわちｎチャネルとが空間的に分離され、１
個の共通するゲート電極５に印加する電圧の極性によ
り、それぞれのチャネルを備えたヘテロ接合電界効果ト
ランジスタの動作を得ることができる。
以下本発明を実施例により具体的に説明する。
第２図は本発明の実施例を示す模式側断面図であり、半
絶縁性GaAs基板６上に分子線エピタキシャル成長方法に
より、バッファ層を兼ねて厚さが例えば200nm以上のノ
ンドープのGaAs層１、例えば厚さが20nmでSiを２×1018
cm-3程度ドープしたAl0.3Ga0.7As層２、例えば厚さが10
nmでBeを１×1019cm-3程度ドープしたAl0.5Ga0.5As層
３、例えば厚さが50nmでBeを１×1017cm-3程度ドープし
たGaAs層４を順次積層している。
絶縁性GaAs基板６上に分子線エピタキシャル成長方法に
より、バッファ層を兼ねて厚さが例えば200nm以上のノ
ンドープのGaAs層１、例えば厚さが20nmでSiを２×1018
cm-3程度ドープしたAl0.3Ga0.7As層２、例えば厚さが10
nmでBeを１×1019cm-3程度ドープしたAl0.5Ga0.5As層
３、例えば厚さが50nmでBeを１×1017cm-3程度ドープし
たGaAs層４を順次積層している。
この半導体基体をメサエッチングし、例えば金ゲルマニ
ウム／金（AuGe/Au）を用いて合金領域7aがGaAs層１に
達するｎチャネルのソース及びドレイン電極７と、例え
ば亜鉛／錫（Zn/Sn）を用いて合金領域8aがAl0.5Ga0.5A
s層３に達するｐチャネルのソース及びドレイン電極８
とを形成し、更にチタン／白金／金（Ti/Pt/Au）を用い
て、GaAs層４にショットキ接触するゲート電極５を形成
する。また例えば酸素イオン（O+）を注入して素子間分
離領域９を形成する。本実施例のｎチャネルである２次
元電子ガス1e及びｐチャネルである２次元正孔ガス4hは
先に説明した如く形成される。
ウム／金（AuGe/Au）を用いて合金領域7aがGaAs層１に
達するｎチャネルのソース及びドレイン電極７と、例え
ば亜鉛／錫（Zn/Sn）を用いて合金領域8aがAl0.5Ga0.5A
s層３に達するｐチャネルのソース及びドレイン電極８
とを形成し、更にチタン／白金／金（Ti/Pt/Au）を用い
て、GaAs層４にショットキ接触するゲート電極５を形成
する。また例えば酸素イオン（O+）を注入して素子間分
離領域９を形成する。本実施例のｎチャネルである２次
元電子ガス1e及びｐチャネルである２次元正孔ガス4hは
先に説明した如く形成される。
本実施例では基板６側をｎチャネル、ゲート電極５側を
ｐチャネルとしているが、この構成を反転することも可
能である。なおショットキ空乏層を制御するためにGaAs
層４に一様に不純物を導入しているが、この不純物に濃
度勾配を与え或いは部分的に導入して、２次元正孔ガス
4h近傍の不純物を抑制することも可能である。
ｐチャネルとしているが、この構成を反転することも可
能である。なおショットキ空乏層を制御するためにGaAs
層４に一様に不純物を導入しているが、この不純物に濃
度勾配を与え或いは部分的に導入して、２次元正孔ガス
4h近傍の不純物を抑制することも可能である。
例えば先に第４図を参照して説明した相補形インバータ
を本実施例のｎチャネルをドライバT1、ｐチャネルを負
荷T2として構成するなど、本発明の半導体装置により高
い集積密度で相補形回路を構成することができる。また
相補形回路に限らず、例えば両チャネルを並列に用いて
論理振幅が大きいスィッチング素子とするなど、種々の
回路に利用することが可能である。
を本実施例のｎチャネルをドライバT1、ｐチャネルを負
荷T2として構成するなど、本発明の半導体装置により高
い集積密度で相補形回路を構成することができる。また
相補形回路に限らず、例えば両チャネルを並列に用いて
論理振幅が大きいスィッチング素子とするなど、種々の
回路に利用することが可能である。
以上説明した如く本発明によれば、１個の共通するゲー
ト電極に印加する電圧の極性により、２次元電子ガス、
もしくは２次元正孔ガスをチャネルとするヘテロ接合電
界効果トランジスタの動作が得られ、高い集積密度をも
って、相補形回路構成による消費電力の低減、大きい論
理振幅動作などを実現することができる。
ト電極に印加する電圧の極性により、２次元電子ガス、
もしくは２次元正孔ガスをチャネルとするヘテロ接合電
界効果トランジスタの動作が得られ、高い集積密度をも
って、相補形回路構成による消費電力の低減、大きい論
理振幅動作などを実現することができる。
第１図は本発明による半導体装置のポテンシャルダイヤ
グラム、 第２図は本発明の実施例の模式側断面図、 第３図はヘテロ接合電界効果トランジスタの模式側断面
図、 第４図は相補形インバータの回路図、 第５図はCMOS構造の模式側断面図である。 図において、 １はGaAs層、 ２はドナー不純物を含むAl0.3Ga0.7As層、 ３はアクセプタ不純物を含むAl0.5Ga0.5As層、 ４はGaAs層、 ５はゲート電極、 ６は半絶縁性GaAs基板、 ７及び８はソース及びドレイン電極、 7a及び8aは合金領域、 ９は素子間分離領域を示す。
グラム、 第２図は本発明の実施例の模式側断面図、 第３図はヘテロ接合電界効果トランジスタの模式側断面
図、 第４図は相補形インバータの回路図、 第５図はCMOS構造の模式側断面図である。 図において、 １はGaAs層、 ２はドナー不純物を含むAl0.3Ga0.7As層、 ３はアクセプタ不純物を含むAl0.5Ga0.5As層、 ４はGaAs層、 ５はゲート電極、 ６は半絶縁性GaAs基板、 ７及び８はソース及びドレイン電極、 7a及び8aは合金領域、 ９は素子間分離領域を示す。
Claims (1)
- 【請求項１】第１の半導体層と、該第１の半導体層より
電子親和力が小さくドナー不純物を含む第２の半導体層
と、アクセプタ不純物を含む第３の半導体層と、該第３
の半導体層との界面部における価電子帯の上端のエネル
ギレベルが該第３の半導体層のそれよりも正孔にとって
低い第４の半導体層とが順次積層された半導体基体を備
えて、 該第１の半導体層の該第２の半導体層との界面近傍に２
次元電子ガスが形成され、該第４の半導体層の該第３の
半導体層との界面近傍に２次元正孔ガスが形成され、 該半導体基体に接し、該２次元正孔ガス及び該２次元電
子ガスを制御する共通のゲート電極と、 該ゲート電極を挟んで各々配置され該２次元正孔ガスに
接続される第１のソース及びドレイン電極と、 該第１のソース及びドレイン電極を挟んでその外側に各
々配置され該２次元電子ガスに接続される第２のソース
及びドレイン電極を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230313A JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60230313A JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6289365A JPS6289365A (ja) | 1987-04-23 |
| JPH0695532B2 true JPH0695532B2 (ja) | 1994-11-24 |
Family
ID=16905871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60230313A Expired - Lifetime JPH0695532B2 (ja) | 1985-10-16 | 1985-10-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0695532B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812886A (en) * | 1987-02-09 | 1989-03-14 | International Business Machines Corporation | Multilayer contact apparatus and method |
| FR2689683B1 (fr) * | 1992-04-07 | 1994-05-20 | Thomson Composants Microondes | Dispositif semiconducteur a transistors complementaires. |
| GB9226847D0 (en) * | 1992-12-23 | 1993-02-17 | Hitachi Europ Ltd | Complementary conductive device |
| US8785976B2 (en) | 2010-06-24 | 2014-07-22 | The University Of Sheffield | Polarization super-junction low-loss gallium nitride semiconductor device |
-
1985
- 1985-10-16 JP JP60230313A patent/JPH0695532B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6289365A (ja) | 1987-04-23 |
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