JP2661556B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 94
- 230000005669 field effect Effects 0.000 title claims description 14
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 40
- 239000012535 impurity Substances 0.000 claims description 24
- 230000004888 barrier function Effects 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 2
- 239000000654 additive Substances 0.000 claims 3
- 230000000996 additive effect Effects 0.000 claims 3
- 239000004020 conductor Substances 0.000 claims 3
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 7
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【０００１】
【産業上の利用分野】本発明は電界効果型半導体装置
（ＦＥＴ）に関する。
（ＦＥＴ）に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体ＦＥＴを用い
た高周波素子、高速かつ低消費電力の集積回路（ＬＳ
Ｉ）が開発されている。特に、Ｎ型ＡｌＧａＡｓ電子供
給層とＧａＡｓチャネル層との間のヘテロ接合界面に蓄
積された高移動度の２次元電子ガス層をキャリアとして
用いる高電子移動度トランジスタ（ＨＥＭＴ）が注目さ
れ、既に実用化されている。このＨＥＭＴにおいては、
ヘテロ接合界面のバンド不連続量を大きくすれば、２次
元電子ガス層の電子密度を大きくでき、また、電子供給
層の平行伝導が開始するしきい値を大きくできるので、
デバイス性能の向上に有利である。このために、電子供
給層のＡｌ組成比を大きくしてきたが、Ａｌ組成が２０
％以上のＮ型ＡｌＧａＡｓは寄生抵抗が増大し、またそ
の中にはＤＸセンタと呼ばれる深い不純物凖位が形成さ
れ、デバイスの信頼性の低下を招くことが次第に分かっ
てきた。
た高周波素子、高速かつ低消費電力の集積回路（ＬＳ
Ｉ）が開発されている。特に、Ｎ型ＡｌＧａＡｓ電子供
給層とＧａＡｓチャネル層との間のヘテロ接合界面に蓄
積された高移動度の２次元電子ガス層をキャリアとして
用いる高電子移動度トランジスタ（ＨＥＭＴ）が注目さ
れ、既に実用化されている。このＨＥＭＴにおいては、
ヘテロ接合界面のバンド不連続量を大きくすれば、２次
元電子ガス層の電子密度を大きくでき、また、電子供給
層の平行伝導が開始するしきい値を大きくできるので、
デバイス性能の向上に有利である。このために、電子供
給層のＡｌ組成比を大きくしてきたが、Ａｌ組成が２０
％以上のＮ型ＡｌＧａＡｓは寄生抵抗が増大し、またそ
の中にはＤＸセンタと呼ばれる深い不純物凖位が形成さ
れ、デバイスの信頼性の低下を招くことが次第に分かっ
てきた。
【０００３】 上述のＤＸセンタによる信頼性低下を防
止するために、ＤＸセンタを形成せず電子濃度を大きく
できるＧａＡｓを電子供給層とし、移動度の高いＩｎＧ
ａＡｓをチャネル層とし、電子供給層とチャネル層の間
にＡｌＧａＡｓをスペーサ層としたシュードモルフィッ
ク（pseudomorphic）ＨＥＭＴが知られている（参照：
特開平１−１８７８７８号公報）。また、Ｎ型ＡｌＧａ
Ａｓ電子供給層を、ＡｌＧａＡｓ／Ｎ+型ＧａＡｓ／Ａ
ｌＧａＡｓを繰り返して積層した超格子構造で置換した
ＨＥＭＴが知られている（参照：特公平３−１５３３４
号公報）。
止するために、ＤＸセンタを形成せず電子濃度を大きく
できるＧａＡｓを電子供給層とし、移動度の高いＩｎＧ
ａＡｓをチャネル層とし、電子供給層とチャネル層の間
にＡｌＧａＡｓをスペーサ層としたシュードモルフィッ
ク（pseudomorphic）ＨＥＭＴが知られている（参照：
特開平１−１８７８７８号公報）。また、Ｎ型ＡｌＧａ
Ａｓ電子供給層を、ＡｌＧａＡｓ／Ｎ+型ＧａＡｓ／Ａ
ｌＧａＡｓを繰り返して積層した超格子構造で置換した
ＨＥＭＴが知られている（参照：特公平３−１５３３４
号公報）。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
シュードモルフィックＨＥＭＴでは、構造上、低い寄生
抵抗、高い信頼性、高い電荷密度を効率よく満足させる
ことはできないという課題があった。なお、ＡｌＧａＡ
ｓ／Ｎ型ＧａＡｓ／ＡｌＧａＡｓ超格子構造は、構造が
複雑であり、その上、熱処理によって特性が変化し易い
という欠点を有している。
シュードモルフィックＨＥＭＴでは、構造上、低い寄生
抵抗、高い信頼性、高い電荷密度を効率よく満足させる
ことはできないという課題があった。なお、ＡｌＧａＡ
ｓ／Ｎ型ＧａＡｓ／ＡｌＧａＡｓ超格子構造は、構造が
複雑であり、その上、熱処理によって特性が変化し易い
という欠点を有している。
【０００５】従って、本発明の目的は、低い寄生抵抗、
高い信頼性、高い電荷密度を効率よく満足させるＨＥＭ
Ｔを提供することにある。また、他の目的は、高い耐圧
のＨＥＭＴを提供することにある。
高い信頼性、高い電荷密度を効率よく満足させるＨＥＭ
Ｔを提供することにある。また、他の目的は、高い耐圧
のＨＥＭＴを提供することにある。
【０００６】
【課題を解決するための手段】上述の課題を解決するた
めに本発明のＮチャネルＨＥＭＴは、第１の電子親和力
χ1を有する第１の半導体層と、第１の半導体層上に形
成され、第１の電子親和力より小さい第２の電子親和力
χ2を有するアンドープもしくは低不純物密度の第２の
半導体層と、第２の半導体層上に形成され、第１の電子
親和力より小さく第２の電子親和力より大きい第３の電
子親和力χ3を有する高ドナー不純物密度の第３の半導
体層と、第３の半導体層上に形成され、第３の電子親和
力より小さい第４の電子親和力χ 4 を有するアンドープ
もしくは低不純物密度の第４の半導体層と、第４の半導
体層上に形成された制御電極と、この制御電極を挟んで
第４の半導体層上に形成された第１、第２のオーミック
電極とを設けたものである。
めに本発明のＮチャネルＨＥＭＴは、第１の電子親和力
χ1を有する第１の半導体層と、第１の半導体層上に形
成され、第１の電子親和力より小さい第２の電子親和力
χ2を有するアンドープもしくは低不純物密度の第２の
半導体層と、第２の半導体層上に形成され、第１の電子
親和力より小さく第２の電子親和力より大きい第３の電
子親和力χ3を有する高ドナー不純物密度の第３の半導
体層と、第３の半導体層上に形成され、第３の電子親和
力より小さい第４の電子親和力χ 4 を有するアンドープ
もしくは低不純物密度の第４の半導体層と、第４の半導
体層上に形成された制御電極と、この制御電極を挟んで
第４の半導体層上に形成された第１、第２のオーミック
電極とを設けたものである。
【０００７】そして第１、第３の半導体層はＩｎを添加
物として含み、かつ第１の半導体層のＩｎ組成比を第３
の半導体のＩｎ組成比より大きくし、第１の半導体層に
形成された電子チャネルの電荷量を制御電極の電圧によ
り変化させて第１、第２のオーミック電極間に流れる電
流を制御するようにしたものである。
物として含み、かつ第１の半導体層のＩｎ組成比を第３
の半導体のＩｎ組成比より大きくし、第１の半導体層に
形成された電子チャネルの電荷量を制御電極の電圧によ
り変化させて第１、第２のオーミック電極間に流れる電
流を制御するようにしたものである。
【０００８】また、本発明のＰチャネルＨＥＭＴは、第
１の電子親和力及び第１の禁制帯幅を有する第１の半導
体層と、第１の半導体層上に形成され、第１の電子親和
力と第１の禁制帯幅との和（χ1＋Ｅg1）より大きい第
２の電子親和力χ2と第２の禁制帯幅Ｅg2との和（χ2＋
Ｅg2＞χ1＋Ｅg1）を有するアンドープもしくは低不純
物蜜度の第２の半導体層と、第３の半導体層上に形成さ
れ、第１の電子親和力と第１の禁制帯幅との和（χ1＋
Ｅg1）より大きくかつ第２の電子親和力と第２の禁制帯
幅との和（χ2＋Ｅg2）より小さい第３の電子親和力χ3
と第３の禁制帯幅Ｅg3との和（χ1＋Ｅg1＜χ3＋Ｅg3＜
χ2＋Ｅg2）を有するアクセプタ不純物密度の第３の半
導体層と、第３の半導体層上に形成され、前記第３の電
子親和力と第３の禁制帯幅との和より大きい第４の電子
親和力χ 4 と第４の禁制帯幅Ｅ g4 との和（χ 4 ＋Ｅ g4 ＞χ
3 ＋Ｅ g3 ）を有するアンドープもしくは低不純物密度の
第４の半導体層と、第４の半導体層上に形成された制御
電極と、制御電極を挟んで第４の半導体層上に形成され
た第１、第２のオーミック電極とを設けたものである。
１の電子親和力及び第１の禁制帯幅を有する第１の半導
体層と、第１の半導体層上に形成され、第１の電子親和
力と第１の禁制帯幅との和（χ1＋Ｅg1）より大きい第
２の電子親和力χ2と第２の禁制帯幅Ｅg2との和（χ2＋
Ｅg2＞χ1＋Ｅg1）を有するアンドープもしくは低不純
物蜜度の第２の半導体層と、第３の半導体層上に形成さ
れ、第１の電子親和力と第１の禁制帯幅との和（χ1＋
Ｅg1）より大きくかつ第２の電子親和力と第２の禁制帯
幅との和（χ2＋Ｅg2）より小さい第３の電子親和力χ3
と第３の禁制帯幅Ｅg3との和（χ1＋Ｅg1＜χ3＋Ｅg3＜
χ2＋Ｅg2）を有するアクセプタ不純物密度の第３の半
導体層と、第３の半導体層上に形成され、前記第３の電
子親和力と第３の禁制帯幅との和より大きい第４の電子
親和力χ 4 と第４の禁制帯幅Ｅ g4 との和（χ 4 ＋Ｅ g4 ＞χ
3 ＋Ｅ g3 ）を有するアンドープもしくは低不純物密度の
第４の半導体層と、第４の半導体層上に形成された制御
電極と、制御電極を挟んで第４の半導体層上に形成され
た第１、第２のオーミック電極とを設けたものである。
【０００９】そして、第１、第３の半導体層はＩｎを添
加物として含み、かつ第１の半導体層のＩｎ組成比を第
３の半導体層のＩｎ組成比より大きくし、第１の半導体
層に形成された正孔チャネルの電荷量を制御電極の電圧
により変化させて第１、第２のオーミック電極間に流れ
る電流を制御するようにしたものである。
加物として含み、かつ第１の半導体層のＩｎ組成比を第
３の半導体層のＩｎ組成比より大きくし、第１の半導体
層に形成された正孔チャネルの電荷量を制御電極の電圧
により変化させて第１、第２のオーミック電極間に流れ
る電流を制御するようにしたものである。
【００１０】
【作用】 上述の手段によれば、第１、第３の半導体層
には、寄生抵抗の増大及び信頼性低下（ＤＸセンタの発
生）の原因となるＡｌの代わりに、Ｉｎを添加している
ので、寄生抵抗は低下し、信頼性も向上する。また、第
１の半導体層のＩｎ組成比を第３の半導体層のＩｎ組成
比より大きくしたので、第１、第３の半導体層間には、
大きな電子親和力の差もしくは電子親和力と禁制帯幅と
の和の差を実現でき、第３の半導体層の高い電荷密度が
得られる。また、制御電極下にアンドープもしくは低不
純物密度の第４の半導体層を設けたので、高耐圧化が図
れる。
には、寄生抵抗の増大及び信頼性低下（ＤＸセンタの発
生）の原因となるＡｌの代わりに、Ｉｎを添加している
ので、寄生抵抗は低下し、信頼性も向上する。また、第
１の半導体層のＩｎ組成比を第３の半導体層のＩｎ組成
比より大きくしたので、第１、第３の半導体層間には、
大きな電子親和力の差もしくは電子親和力と禁制帯幅と
の和の差を実現でき、第３の半導体層の高い電荷密度が
得られる。また、制御電極下にアンドープもしくは低不
純物密度の第４の半導体層を設けたので、高耐圧化が図
れる。
【００１１】
【実施例】 図１は本発明に係る電界効果型半導体装置
の第１の実施例を示す断面図であって、ＮチャネルＨＥ
ＭＴを示す。図１において、半絶縁性ＧａＡｓ基板１上
に、膜厚約５００nmのアンドープＧａＡｓバッファ層
２、膜厚約１０nmのアンドープＩｎ0.35Ｇａ0.65Ａｓチ
ャネル層３、膜厚約２nmのアンドープＧａＡｓスペーサ
層４、膜厚約５nm、ドナー密度約１×１０19／cm3 のＮ
型Ｉｎ0.15Ｇａ0.85Ａｓ電子供給層５、膜厚約２０nmの
アンドープＧａＡｓバリア層６、膜厚約５０nm、ドナー
密度約５×１０18／cm3 のＮ型ＧａＡｓキャップ層７を
順次成長させる。その上に、Ａｌによるゲート電極８
Ｇ、ＡｕＧｅ／Ｎｉ／Ａｕによるソース電極８Ｓ及びド
レイン電極８Ｄを形成する。
の第１の実施例を示す断面図であって、ＮチャネルＨＥ
ＭＴを示す。図１において、半絶縁性ＧａＡｓ基板１上
に、膜厚約５００nmのアンドープＧａＡｓバッファ層
２、膜厚約１０nmのアンドープＩｎ0.35Ｇａ0.65Ａｓチ
ャネル層３、膜厚約２nmのアンドープＧａＡｓスペーサ
層４、膜厚約５nm、ドナー密度約１×１０19／cm3 のＮ
型Ｉｎ0.15Ｇａ0.85Ａｓ電子供給層５、膜厚約２０nmの
アンドープＧａＡｓバリア層６、膜厚約５０nm、ドナー
密度約５×１０18／cm3 のＮ型ＧａＡｓキャップ層７を
順次成長させる。その上に、Ａｌによるゲート電極８
Ｇ、ＡｕＧｅ／Ｎｉ／Ａｕによるソース電極８Ｓ及びド
レイン電極８Ｄを形成する。
【００１２】 図１のＮチャネルＨＥＭＴにおいては、
寄生抵抗の増大、ＤＸセンタ等による信頼性低下の原因
となるＡｌを全く含まないので、寄生抵抗の大幅な低
減、信頼性の向上が図れる。実際に、寄生のソース抵抗
はＡｌを含む従来のＨＥＭＴに比較して１／２以下に低
減し、また、光応答での特性不安定も観測されず、信頼
性が向上した。
寄生抵抗の増大、ＤＸセンタ等による信頼性低下の原因
となるＡｌを全く含まないので、寄生抵抗の大幅な低
減、信頼性の向上が図れる。実際に、寄生のソース抵抗
はＡｌを含む従来のＨＥＭＴに比較して１／２以下に低
減し、また、光応答での特性不安定も観測されず、信頼
性が向上した。
【００１３】 また、Ｉｎ添加の電子供給層５には高い
密度でＮ型不純物（ドナー）をドープすることができ
る。さらに、Ｉｎ0.35Ｇａ0.65Ａｓチャネル層３、Ｇａ
Ａｓスペーサ層４、Ｎ型Ｉｎ0.15Ｇａ0.85Ａｓ電子供給
層５及びＧａＡｓバリア層６の各電子親和力をχ1，
χ2，χ3，χ4とすれば、チャネル層３のＩｎ組成比が
電子供給層５のＩｎ組成比より大きいので、 χ1＞χ2 χ2＜χ3＜χ1 χ3＞χ4＝χ2 なる関係を満足する。すなわち、チャネル層３と電子供
給層５との間には、大きな電子親和力の差を実現でき
る。この結果、チャネル層３の電子面密度が高められ、
電流駆動能力が向上する。また、電子供給層５の薄膜化
を可能にし、電子供給層５の膜厚を小さくした場合、そ
の活性化率は高くなる。従って、ゲート電極８Ｇ下のチ
ャネル層３、スペーサ層４及び電子供給層５の総膜厚を
小さくしても、チャネル層３内に動作上十分な電子を供
給できる。この結果、チャネルアスペクト比を大きくで
き、また、ゲート長を短くしても、短チャネル効果を抑
制でき、従って、高性能なデバイスが得られる。
密度でＮ型不純物（ドナー）をドープすることができ
る。さらに、Ｉｎ0.35Ｇａ0.65Ａｓチャネル層３、Ｇａ
Ａｓスペーサ層４、Ｎ型Ｉｎ0.15Ｇａ0.85Ａｓ電子供給
層５及びＧａＡｓバリア層６の各電子親和力をχ1，
χ2，χ3，χ4とすれば、チャネル層３のＩｎ組成比が
電子供給層５のＩｎ組成比より大きいので、 χ1＞χ2 χ2＜χ3＜χ1 χ3＞χ4＝χ2 なる関係を満足する。すなわち、チャネル層３と電子供
給層５との間には、大きな電子親和力の差を実現でき
る。この結果、チャネル層３の電子面密度が高められ、
電流駆動能力が向上する。また、電子供給層５の薄膜化
を可能にし、電子供給層５の膜厚を小さくした場合、そ
の活性化率は高くなる。従って、ゲート電極８Ｇ下のチ
ャネル層３、スペーサ層４及び電子供給層５の総膜厚を
小さくしても、チャネル層３内に動作上十分な電子を供
給できる。この結果、チャネルアスペクト比を大きくで
き、また、ゲート長を短くしても、短チャネル効果を抑
制でき、従って、高性能なデバイスが得られる。
【００１４】また、チャネル層３に形成される電子ガス
層は、スペーサ層４によって不純物から空間的に離れて
いるので、大きな移動度が得られている。
層は、スペーサ層４によって不純物から空間的に離れて
いるので、大きな移動度が得られている。
【００１５】さらに、チャネル層３及び電子供給層５に
はＩｎが添加されているので、オーミック接触抵抗を生
成できる。
はＩｎが添加されているので、オーミック接触抵抗を生
成できる。
【００１６】さらにまた、ゲート電極８Ｇ下にはアンド
ープＧａＡｓバリア層６を設けたので、高耐圧化が図ら
れ、また、ゲート耐圧の劣化を抑制できる。
ープＧａＡｓバリア層６を設けたので、高耐圧化が図ら
れ、また、ゲート耐圧の劣化を抑制できる。
【００１７】また、チャネル層３がＩｎを含む格子歪層
となっているので、上層の電子供給層５の格子歪層は容
易に成長できる。
となっているので、上層の電子供給層５の格子歪層は容
易に成長できる。
【００１８】 図２は本発明に係る電界効果型半導体装
置の第２の実施例を示す断面図であって、ＰチャネルＨ
ＥＭＴを示す。図２において、半絶縁性ＧａＡｓ基板１
上に、膜厚約５００nmのアンドープＧａＡｓバッファ層
２、膜厚約１０nmのアンドープＩｎ0.5Ｇａ0.5Ａｓチャ
ネル層３'、膜厚約２nmのアンドープＧａＡｓスペーサ
層４、膜厚約５nm、アクセプタ密度約１×１０19／cm3
のＰ型Ｉｎ0.15Ｇａ0.85Ａｓ正孔供給層５'、膜厚約２
０nmのアンドープＧａＡｓバリア層６、膜厚約５０nm、
アクセプタ密度約５×１０18／cm3 のＰ型ＧａＡｓキャ
ップ層７'を順次成長させる。その上に、ＷＳｉによる
ゲート電極８Ｇ'、ＡｕＺｎによるソース電極８Ｓ'及び
ドレイン電極８Ｄ'を形成する。
置の第２の実施例を示す断面図であって、ＰチャネルＨ
ＥＭＴを示す。図２において、半絶縁性ＧａＡｓ基板１
上に、膜厚約５００nmのアンドープＧａＡｓバッファ層
２、膜厚約１０nmのアンドープＩｎ0.5Ｇａ0.5Ａｓチャ
ネル層３'、膜厚約２nmのアンドープＧａＡｓスペーサ
層４、膜厚約５nm、アクセプタ密度約１×１０19／cm3
のＰ型Ｉｎ0.15Ｇａ0.85Ａｓ正孔供給層５'、膜厚約２
０nmのアンドープＧａＡｓバリア層６、膜厚約５０nm、
アクセプタ密度約５×１０18／cm3 のＰ型ＧａＡｓキャ
ップ層７'を順次成長させる。その上に、ＷＳｉによる
ゲート電極８Ｇ'、ＡｕＺｎによるソース電極８Ｓ'及び
ドレイン電極８Ｄ'を形成する。
【００１９】 図２のＰチャネルＨＥＭＴにおいても、
寄生抵抗の増大、ＤＸセンタ等による信頼性低下の原因
となるＡｌを全く含まないので、寄生抵抗の大幅な低
減、信頼性の向上が図れる。実際に、寄生のソース抵抗
はＡｌを含む従来のＨＥＭＴに比較して１／２以下に低
減し、また、光応答での特性不安定も観測されず、信頼
性が向上した。
寄生抵抗の増大、ＤＸセンタ等による信頼性低下の原因
となるＡｌを全く含まないので、寄生抵抗の大幅な低
減、信頼性の向上が図れる。実際に、寄生のソース抵抗
はＡｌを含む従来のＨＥＭＴに比較して１／２以下に低
減し、また、光応答での特性不安定も観測されず、信頼
性が向上した。
【００２０】 また、Ｉｎ添加の正孔供給層５'には高
い密度でＰ型不純物（アクセプタ）をドープすることが
できる。さらに、Ｉｎ0.5Ｇａ0.5Ａｓチャネル層３'、
ＧａＡｓスペーサ層４、Ｎ型Ｉｎ0.15Ｇａ0.85Ａｓ電子
供給層５及びＧａＡｓバリア層６の各電子親和力を
χ1，χ2，χ3，χ4とし、禁制帯幅をＥg1，Ｅg2，
Ｅg3，Ｅg4とすれば、チャネル層３'のＩｎ組成比が正
孔供給層５'のＩｎ組成比より大きいので、 χ1＋Ｅg1＜χ2＋Ｅg2 χ1＋Ｅg1＜χ3＋Ｅg3＜χ2＋Ｅg2 χ3＋Ｅg3＜χ4＋Ｅg4＝χ2＋Ｅg2 なる関係を満足する。すなわち、チャネル層３'と正孔
供給層５'との間には、大きな電子親和力＋禁制帯幅の
差を実現できる。この結果、チャネル層３'の正孔面密
度が高められ、電流駆動能力が向上する。また、正孔供
給層５'の薄膜化を可能にし、正孔供給層５'の膜厚を小
さくした場合、その活性化率は高くなる。従って、ゲー
ト電極８Ｇ'下のチャネル層３'、スペーサ層４及び正孔
供給層５'の総膜厚を小さくしても、チャネル層３'内に
動作上十分な正孔を供給できる。この結果、チャネルア
スペクト比を大きくでき、また、ゲート長を短くして
も、短チャネル効果を抑制でき、従って、高性能なデバ
イスが得られる。
い密度でＰ型不純物（アクセプタ）をドープすることが
できる。さらに、Ｉｎ0.5Ｇａ0.5Ａｓチャネル層３'、
ＧａＡｓスペーサ層４、Ｎ型Ｉｎ0.15Ｇａ0.85Ａｓ電子
供給層５及びＧａＡｓバリア層６の各電子親和力を
χ1，χ2，χ3，χ4とし、禁制帯幅をＥg1，Ｅg2，
Ｅg3，Ｅg4とすれば、チャネル層３'のＩｎ組成比が正
孔供給層５'のＩｎ組成比より大きいので、 χ1＋Ｅg1＜χ2＋Ｅg2 χ1＋Ｅg1＜χ3＋Ｅg3＜χ2＋Ｅg2 χ3＋Ｅg3＜χ4＋Ｅg4＝χ2＋Ｅg2 なる関係を満足する。すなわち、チャネル層３'と正孔
供給層５'との間には、大きな電子親和力＋禁制帯幅の
差を実現できる。この結果、チャネル層３'の正孔面密
度が高められ、電流駆動能力が向上する。また、正孔供
給層５'の薄膜化を可能にし、正孔供給層５'の膜厚を小
さくした場合、その活性化率は高くなる。従って、ゲー
ト電極８Ｇ'下のチャネル層３'、スペーサ層４及び正孔
供給層５'の総膜厚を小さくしても、チャネル層３'内に
動作上十分な正孔を供給できる。この結果、チャネルア
スペクト比を大きくでき、また、ゲート長を短くして
も、短チャネル効果を抑制でき、従って、高性能なデバ
イスが得られる。
【００２１】また、チャネル層３'に形成される正孔ガ
ス層は、スペーサ層４によって不純物から空間的に離れ
ているので、大きな移動度が得られている。
ス層は、スペーサ層４によって不純物から空間的に離れ
ているので、大きな移動度が得られている。
【００２２】さらに、チャネル層３'及び正孔供給層５'
にはＩｎが添加されているので、オーミック接触抵抗を
作成できる。
にはＩｎが添加されているので、オーミック接触抵抗を
作成できる。
【００２３】さらにまた、ゲート電極８'Ｇ下にはアン
ドープＧａＡｓバリア層６を設けたので、高耐圧化が図
られ、また、ゲート耐圧の劣化を抑制できる。
ドープＧａＡｓバリア層６を設けたので、高耐圧化が図
られ、また、ゲート耐圧の劣化を抑制できる。
【００２４】また、チャネル層３'がＩｎを含む格子歪
層となっているので、上層の正孔供給層５'の格子歪層
は容易に成長できる。
層となっているので、上層の正孔供給層５'の格子歪層
は容易に成長できる。
【００２５】 上述の実施例におけるチャネル層３、
３’及び電子供給層５あるいは正孔供給層５'のＩｎ組
成比は、チャネル層３のＩｎ組成比が電子供給層５（あ
るいは正孔供給層５'）Ｉｎ組成比より大きい条件のも
とで他になし得る。また、耐圧改善、チャネル電子面密
度の向上に有利であるＧａＡｓ層以外のものを用いるこ
ともできるが、この場合、寄生抵抗の増大を伴うことが
あるので適宜選択する。さらに、電子供給層５へのドナ
ーもしくは正孔供給層５'へのアクセプタのドーピング
方法として、一様なドーピング方法以外に、原子レベル
での不純物をドーピングするプレーナドーピング方法を
用いて高い不純物密度を可能にする。この場合、ドナー
（もしくはアクセプタ）の電気的活性化率向上のため
に、電子供給層５（もしくは正孔供給層５'）の膜厚を
１０ｎｍ以下、特に、３ｎｍ近傍とすることが好まし
い。さらにまた、ＧａＡｓスペーサ層４、ＧａＡｓバリ
ア層６はアンドープとする以外に、チャネル電子（もし
くはチャネル正孔）の移動度の劣化及びゲート耐圧の劣
化を抑制するために、ドナー密度（もしくはアクセプタ
密度）を約５×１０15／cm3 とすることもできる。さら
にまた、本発明はＡｌＩｎＡｓ／ＩｎＧａＡｓ等の他の
ヘテロ接合半導体にも適用できる。
３’及び電子供給層５あるいは正孔供給層５'のＩｎ組
成比は、チャネル層３のＩｎ組成比が電子供給層５（あ
るいは正孔供給層５'）Ｉｎ組成比より大きい条件のも
とで他になし得る。また、耐圧改善、チャネル電子面密
度の向上に有利であるＧａＡｓ層以外のものを用いるこ
ともできるが、この場合、寄生抵抗の増大を伴うことが
あるので適宜選択する。さらに、電子供給層５へのドナ
ーもしくは正孔供給層５'へのアクセプタのドーピング
方法として、一様なドーピング方法以外に、原子レベル
での不純物をドーピングするプレーナドーピング方法を
用いて高い不純物密度を可能にする。この場合、ドナー
（もしくはアクセプタ）の電気的活性化率向上のため
に、電子供給層５（もしくは正孔供給層５'）の膜厚を
１０ｎｍ以下、特に、３ｎｍ近傍とすることが好まし
い。さらにまた、ＧａＡｓスペーサ層４、ＧａＡｓバリ
ア層６はアンドープとする以外に、チャネル電子（もし
くはチャネル正孔）の移動度の劣化及びゲート耐圧の劣
化を抑制するために、ドナー密度（もしくはアクセプタ
密度）を約５×１０15／cm3 とすることもできる。さら
にまた、本発明はＡｌＩｎＡｓ／ＩｎＧａＡｓ等の他の
ヘテロ接合半導体にも適用できる。
【００２６】
【発明の効果】以上説明したように本発明によれば、寄
生抵抗を低下させることができると共に信頼性を向上で
きる。また、電子供給層もしくは正孔供給層の高い電荷
密度をえることができる。さらに、制御電極の高耐圧化
を図れる。
生抵抗を低下させることができると共に信頼性を向上で
きる。また、電子供給層もしくは正孔供給層の高い電荷
密度をえることができる。さらに、制御電極の高耐圧化
を図れる。
【図１】本発明に係わる電界効果型半導体装置の第１の
実施例を示す断面図である。
実施例を示す断面図である。
【図２】本発明に係わる電界効果型半導体装置の第２の
実施例を示す断面図である。
実施例を示す断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ アンドープＧａＡｓバッファ層 ３ アンドープＩｎ0.35Ｇａ0.65Ａｓチャネル層 ３' アンドープＩｎ0.5Ｇａ0.5Ａｓチャネル層 ４ アンドープＧａＡｓスペーサ層 ５ Ｎ型Ｉｎ0.15Ｇａ0.85Ａｓ電子供給層 ５' Ｐ型Ｉｎ0.15Ｇａ0.85Ａｓ正孔供給層 ６ アンドープＧａＡｓバリア層 ７ Ｎ型ＧａＡｓキャップ層 ７' Ｐ型ＧａＡｓキャップ層 ８Ｓ，８Ｓ' ソース電極 ８Ｄ，８Ｄ' ドレイン電極 ８Ｇ，８Ｇ' ゲート電極
Claims (8)
- 【請求項１】 第１の電子親和力（χ1）を有するアン
ドープ第１の半導体層（３）と、 該第１の半導体層上に形成され、前記第１の電子親和力
より小さい第２の電子親和力（χ2）を有するアンドー
プもしくは低不純物密度の第２の半導体層（４）と、 該第２の半導体層上に形成され、前記第１の電子親和力
より小さく前記第２の電子親和力より大きい第３の電子
親和力（χ3）を有する高ドナー不純物密度の第３の半
導体層（５）と、 前記第３の半導体層上に形成され、前記第３の電子親和
力より小さい第４の電子電子親和力（χ 4 ）を有するア
ンドープもしくは低不純物密度の第４の半導体層（６）
と、 該第４の半導体層上に形成された制御電極（８Ｇ）と、 該制御電極を挟んで前記第４の半導体層上に形成された
第１、第２のオーミック電極（８Ｓ，８Ｄ）と を具備
し、前記第１、第３の半導体層はＩｎを添加物として含
み、かつ前記第１の半導体層のＩｎ組成比を前記第３の
半導体層のＩｎ組成比より大きくし、かつ前記第１の半
導体層に形成された電子チャネルの電荷量を前記制御電
極の電圧により変化させて前記第１、第２のオーミック
電極間に流れる電流を制御するようにした電界効果型半
導体装置。 - 【請求項２】 前記第１の半導体層と前記第２の半導体
層とが格子不整合であり、該第２の半導体層と前記第３
の半導体層とが格子不整合であり、該第３の半導体層と
前記第４の半導体層とが格子不整合である請求項１に記
載の電界効果型半導体装置。 - 【請求項３】 前記第３の半導体層の膜厚が１０ nm以
下である請求項１に記載の電界効果型半導体装置。 - 【請求項４】 半絶縁性ＧａＡｓ基板（１）と、 該基板上に形成されたアンドープＧａＡｓバッファ層
（２）と、 該バッファ層上に形成されたアンドープＩｎy Ｇａ1-y
Ａｓチャネル層（３）と、 該チャネル層上に形成されたアンドープもしくは低不純
物密度のＧａＡｓスペーサ層（４）と、 該スペーサ層上に形成されたＮ型ＩｎzＧａ1-ZＡｓ電子
供給層（５）と、 前記電子供給層上に形成されたアンドープもしくは低不
純物密度のＧａＡｓバリア層（６）と、 該バリア層上に形成されたゲート電極（８Ｇ）と、 前記バリア層に形成されたＮ型ＧａＡｓキャップ層
（７）と、 該キャップ層上に形成されたソース電極（８Ｓ）及びド
レイン電極（８Ｄ）と を具備し、前記チャネル層のＩｎ
組成比ｙを前記電子供給層のＩｎ組成比ｚより大きく
し、かつ前記チャネル層に形成された電子チャネルの電
荷量を前記ゲート電極の電圧により変化させて前記ソー
ス電極と前記ドレイン電極との間に流れる電流を制御す
るようにした電界効果型半導体装置。 - 【請求項５】 第１の電子親和力（χ1）及び第１の禁
制帯幅（Ｅg1）を有するアンドープ第１の半導体層
（３'）と、 該第１の半導体層上に形成され、前記第１の電子親和力
と前記第１の禁制帯幅との和（χ1＋Ｅg1）より大きい
第２の電子親和力（χ2）と第２の禁制帯幅（Ｅg2）と
の和（χ2＋Ｅg2＞χ1＋Ｅg1）を有するアンドープもし
くは低不純物蜜度の第２の半導体層（４）と、 該第３の半導体層上に形成され、前記第１の電子親和力
と前記第１の禁制帯幅との和（χ1＋Ｅg1）より大きく
かつ前記第２の電子親和力と前記第２の禁制帯幅との和
（χ2＋Ｅg2）より小さい第３の電子親和力（χ3）と第
３の禁制帯幅（Ｅg3）との和（χ1＋Ｅg1＜χ3＋Ｅg3＜
χ2＋Ｅg2）を有するアクセプタ不純物密度の第３の半
導体層（５'）と、 前記第３の半導体層上に形成され、前記第３の電子親和
力と前記第３の禁制帯幅との和より大きい第４の電子親
和力（χ 4 ）と第４の禁制帯幅（Ｅ g4 ）との和（χ 4 ＋Ｅ
g4 ＞χ 3 ＋Ｅ g3 ）を有するアンドープもしくは低不純物
密度の第４の半導体層（６）と、 該第４の半導体層上に形成された制御電極（８Ｇ'）
と、 該制御電極を挟んで前記第４の半導体層上に形成された
第１、第２のオーミック電極（８Ｓ'，８Ｄ'）と を具備
し、前記第１、第３の半導体層はＩｎを添加物として含
み、かつ前記第１の半導体層のＩｎ組成比を前記第３の
半導体層のＩｎ組成比より大きくし、かつ前記第１の半
導体層に形成された正孔チャネルの電荷量を前記制御電
極の電圧により変化させて前記第１、第２のオーミック
電極間に流れる電流を制御するようにした電界効果型半
導体装置。 - 【請求項６】 前記第１の半導体層と前記第２の半導体
層とが格子不整合であり、該第２の半導体層と前記第３
の半導体層とが格子不整合であり、該第３の半導体層と
前記第４の半導体層とが格子不整合である請求項５に記
載の電界効果型半導体装置。 - 【請求項７】 前記第３の半導体層の膜厚が１０ nm以
下である請求項５に記載の電界効果型半導体装置。 - 【請求項８】 半絶縁性ＧａＡｓ基板（１）と、 該基板上に形成されたアンドープＧａＡｓバッファ層
（２）と、 該バッファ層上に形成されたアンドープＩｎy Ｇａ1-y
Ａｓチャネル層（３'）と、 該チャネル層上に形成されたアンドープもしくは低不純
物密度のＧａＡｓスペーサ層（４）と、 該スペーサ層上に形成されたＰ型ＩｎzＧａ1-ZＡｓ正孔
供給層（５'）と、 前記正孔供給層上に形成されたアンドープもしくは低不
純物密度のＧａＡｓバリア層（６）と、 該バリア層上に形成されたゲート電極（８Ｇ'）と、 前記バリア層に形成されたＰ型ＧａＡｓキャップ層
（７'）と、 該キャップ層上に形成されたソース電極（８Ｓ'）及び
ドレイン電極（８Ｄ'）と を具備し、前記第１、第３の
半導体層はＩｎを添加物として含み、かつ前記第１の半
導体層のＩｎ組成比を前記第３の半導体層のＩｎ組成比
より大きくし、かつ前記チャネル層のＩｎ組成比ｙを前
記正孔供給層のＩｎ組成比ｚより大きくし 、かつ前記チ
ャネル層に形成された正孔チャネルの電荷量を前記ゲー
ト電極の電圧により変化させて前記ソース電極と前記ド
レイン電極との間に流れる電流を制御するようにした電
界効果型半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192944A JP2661556B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
| US08/506,363 US6049097A (en) | 1994-07-25 | 1995-07-24 | Reliable HEMT with small parasitic resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6192944A JP2661556B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837292A JPH0837292A (ja) | 1996-02-06 |
| JP2661556B2 true JP2661556B2 (ja) | 1997-10-08 |
Family
ID=16299613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6192944A Expired - Fee Related JP2661556B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6049097A (ja) |
| JP (1) | JP2661556B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3085376B2 (ja) * | 1998-10-30 | 2000-09-04 | 住友電気工業株式会社 | 電界効果トランジスタ |
| JP3429700B2 (ja) * | 1999-03-19 | 2003-07-22 | 富士通カンタムデバイス株式会社 | 高電子移動度トランジスタ |
| CA2456662A1 (en) * | 2001-08-07 | 2003-02-20 | Jan Kuzmik | High electron mobility devices |
| WO2003061017A1 (en) * | 2002-01-11 | 2003-07-24 | Epitaxial Technologies, Llc | Ultra-linear multi-channel field effect transistor |
| US6569763B1 (en) | 2002-04-09 | 2003-05-27 | Northrop Grumman Corporation | Method to separate a metal film from an insulating film in a semiconductor device using adhesive tape |
| JP2005340417A (ja) * | 2004-05-26 | 2005-12-08 | Mitsubishi Electric Corp | ヘテロ接合電界効果型半導体装置 |
| JP2009295651A (ja) * | 2008-06-03 | 2009-12-17 | New Japan Radio Co Ltd | 半導体装置 |
| US7745853B2 (en) * | 2008-06-18 | 2010-06-29 | Chang Gung University | Multi-layer structure with a transparent gate |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390173A (ja) * | 1986-10-02 | 1988-04-21 | Nec Corp | ヘテロ接合型電界効果トランジスタ |
| JPH088353B2 (ja) * | 1988-01-21 | 1996-01-29 | 三菱電機株式会社 | 二次元ヘテロ接合素子 |
| JPH0315334A (ja) * | 1989-06-14 | 1991-01-23 | Toyoji Hirata | 魚類捕獲装置 |
| JPH03104126A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 化合物半導体装置 |
| JP2786327B2 (ja) * | 1990-10-25 | 1998-08-13 | 三菱電機株式会社 | ヘテロ接合電界効果トランジスタ |
| JP2553760B2 (ja) * | 1990-11-16 | 1996-11-13 | 住友電気工業株式会社 | 高電子移動度トランジスタ |
| JP2924239B2 (ja) * | 1991-03-26 | 1999-07-26 | 三菱電機株式会社 | 電界効果トランジスタ |
| US5488237A (en) * | 1992-02-14 | 1996-01-30 | Sumitomo Electric Industries, Ltd. | Semiconductor device with delta-doped layer in channel region |
| JPH05343435A (ja) * | 1992-06-08 | 1993-12-24 | Hitachi Ltd | 半導体装置 |
| JP3224437B2 (ja) * | 1992-11-30 | 2001-10-29 | 富士通株式会社 | Ｉｉｉ−ｖ族化合物半導体装置 |
| JPH07183493A (ja) * | 1993-12-24 | 1995-07-21 | Mitsubishi Electric Corp | 半導体装置 |
-
1994
- 1994-07-25 JP JP6192944A patent/JP2661556B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-24 US US08/506,363 patent/US6049097A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6049097A (en) | 2000-04-11 |
| JPH0837292A (ja) | 1996-02-06 |
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