JPS59184573A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はへテロ接合を有する半導体装置、特に電界効果
トランジスタ（ＦＥＴ）に関するものである。
トランジスタ（ＦＥＴ）に関するものである。
従来のｎ形半導体層を動作層とするショットキゲート電
界効果トランジスタ（以下ＭＥｓＦＥＴと略記する）の
高周波・高速性能はゲート電極下のｎ形動作層を走行す
る電子の移動度、ドリフト速度に依存し、従って特性向
上の為には電子の移動度、ドリフト中度の大きい半導体
材料が有利であり、現在ではＳｉより移動度が５〜６倍
大きいＧ ａ Ａ ｓを用いたＭｇ８ＦＥＴが高周波・
高速用素子として市販に供され、またこれを用いた集積
回路の研究開発が盛んに行われている。しかしながら。
界効果トランジスタ（以下ＭＥｓＦＥＴと略記する）の
高周波・高速性能はゲート電極下のｎ形動作層を走行す
る電子の移動度、ドリフト速度に依存し、従って特性向
上の為には電子の移動度、ドリフト中度の大きい半導体
材料が有利であり、現在ではＳｉより移動度が５〜６倍
大きいＧ ａ Ａ ｓを用いたＭｇ８ＦＥＴが高周波・
高速用素子として市販に供され、またこれを用いた集積
回路の研究開発が盛んに行われている。しかしながら。
上記Ｍ ）Ｄ ８ Ｆ Ｅ Ｔでは多量のドナー不純物
を含むｎ形半導体層をチャネルとしているため、不純物
散乱によって電子の移動度および速度が制限されており
、倒木ばＧ ａ Ａ ｓでは電子濃度（〜ドナー不純物
濃度） １０１７儒−３で、３００Ｋにおける電子移動
度は５，０００ｄ／Ｖ −Ｓ程度である。ところで、ノ
ンドープの高純度ＧａＡｓ上にドナー不純物をドープし
たＡ／ＧａＡｓ層を有するヘテロ接合構造ではＡ Ｉ
Ｇ ａ 、Ａ ｓ中の電子が、より電子親和力の大きい
ノンドープＧａ Ａ ｓ側へ移動するためｌこ、ヘテロ
界面のＧａＡｓ１中に電子蓄積層が形成されるが、これ
らの電子のほとんどは２次元電子ガスとして不純物のな
いＧ ａ Ａ ｓ中に存在するために、不純物散乱の影
響が小さく、したがって特に低温において著しく移動度
が向上する。そこでこの電子蓄積層の電子＠ ｆｆＡｌ
！ＧａＡｓ層上に形成されたショットキゲー＋−ｔＷで
制呻する構造のＦＥＴが注目されている。
を含むｎ形半導体層をチャネルとしているため、不純物
散乱によって電子の移動度および速度が制限されており
、倒木ばＧ ａ Ａ ｓでは電子濃度（〜ドナー不純物
濃度） １０１７儒−３で、３００Ｋにおける電子移動
度は５，０００ｄ／Ｖ −Ｓ程度である。ところで、ノ
ンドープの高純度ＧａＡｓ上にドナー不純物をドープし
たＡ／ＧａＡｓ層を有するヘテロ接合構造ではＡ Ｉ
Ｇ ａ 、Ａ ｓ中の電子が、より電子親和力の大きい
ノンドープＧａ Ａ ｓ側へ移動するためｌこ、ヘテロ
界面のＧａＡｓ１中に電子蓄積層が形成されるが、これ
らの電子のほとんどは２次元電子ガスとして不純物のな
いＧ ａ Ａ ｓ中に存在するために、不純物散乱の影
響が小さく、したがって特に低温において著しく移動度
が向上する。そこでこの電子蓄積層の電子＠ ｆｆＡｌ
！ＧａＡｓ層上に形成されたショットキゲー＋−ｔＷで
制呻する構造のＦＥＴが注目されている。
第１図はそのＦＢＴの基本構造を示す断面図である。１
は半絶縁性Ｇ ａ Ａ ｓ基板、２はノンドープＧ ａ
Ａ ｓ層、３はｎ コンタクト層、４は電子チャネル
、５はソース電極、５′ はドレイン電極、６はドナー
不純物をドープしたＡ １１ Ｇ ａＡ ｓ層、７はイ
オン化したドナー不純物、８はゲート電極であ、る。こ
こでこのようなＦＥＴの例えばノーマリオン型素子を考
えると、熱平衡状態でのゲート部の深さ方向のエネルギ
ー’ｆｒ ｆン１は＊ｉ、、 ２図に示すようになる。
は半絶縁性Ｇ ａ Ａ ｓ基板、２はノンドープＧ ａ
Ａ ｓ層、３はｎ コンタクト層、４は電子チャネル
、５はソース電極、５′ はドレイン電極、６はドナー
不純物をドープしたＡ １１ Ｇ ａＡ ｓ層、７はイ
オン化したドナー不純物、８はゲート電極であ、る。こ
こでこのようなＦＥＴの例えばノーマリオン型素子を考
えると、熱平衡状態でのゲート部の深さ方向のエネルギ
ー’ｆｒ ｆン１は＊ｉ、、 ２図に示すようになる。
このＦＥＴのゲートＭ 値電圧をＶＴ、ゲート電圧を■
。、チャネル電位をＶｘとすれば、Ｖｏ−Ｖ、＞Ｖｘ
である限り、ヘテロ界面でのエネルギー帯図はほぼ第２
図に示すようにヘテロ界面のＧ ａ Ａ ｓ側に電子に
対する三角形のポテンシャル井戸が形成され、電子は２
次元型４ガスとして界面に蓄積した状態で走行する。す
なわち、これはチャ、ネルのドレイン端での電圧ＶＤが
ＶＤ＜ｖｏ−ｖＴのときに相当する。しかしながら、ド
レイン電圧を増加させてＶＤ＞Ｖ −Ｖとなった状態
では、Ｔ チャネルのドレイン端に近い場所の界面のエネルギー帯
図は第３図のようになり、電子に対するポテンシャルエ
ネルギーがＧ ａ Ａ ｓ中で界面より内部に向って低
くなった状況となり、電子は界面から離れてＧ ａ Ａ
ｓ層内部を走行するようになる。したがって実効的な
電流路がドレイン側で拡がることとなる。この様な覧流
路拡がり効果は、特に短チヤネル素子で顕著となり、Ｆ
ＥＴの飽和特性番こおいてドレインコンダクタンスの増
大をきたし、ｆ” Ｅ ’Ｉ”の特性を劣化させる。才
た、この様に電子がＧ ａ Ａ ｓ内部を走行すること
により、電子ガスとしての２次元性がくずれ、電子は通
常のバルク内と同じ３次元電子流さして振舞うために、
散乱確率が増大して移動度、速度が低下するとともにＦ
ＥＴとしての雑音特性が劣化する等２次元電子ガスとし
ての特質が失われてしまう。さらに第１図に示したＦＥ
Ｔでは短チャネルの場合、ドレインバイアスによる高電
界領域がソース側のｎ＋コンタクト層にも及ぶために、
ノンドープＧ ａ Ａ ｓ層中の界面から離れた領域に
もｎコンタクト層から注入された電子による空間電荷制
限電流が流れるために、ＩＴ飽和特性におけるドレイン
コンダクタンスの一層の増加がもたらされる。突際に、
第１図の構造の０．５μｍゲート畏ＦＥＴの電流−、電
（５） 正特性の計算結果も第４図のように、飽和領域のドレイ
ンコンダクタンスが大きく良好な給料特性が得られない
。
。、チャネル電位をＶｘとすれば、Ｖｏ−Ｖ、＞Ｖｘ
である限り、ヘテロ界面でのエネルギー帯図はほぼ第２
図に示すようにヘテロ界面のＧ ａ Ａ ｓ側に電子に
対する三角形のポテンシャル井戸が形成され、電子は２
次元型４ガスとして界面に蓄積した状態で走行する。す
なわち、これはチャ、ネルのドレイン端での電圧ＶＤが
ＶＤ＜ｖｏ−ｖＴのときに相当する。しかしながら、ド
レイン電圧を増加させてＶＤ＞Ｖ −Ｖとなった状態
では、Ｔ チャネルのドレイン端に近い場所の界面のエネルギー帯
図は第３図のようになり、電子に対するポテンシャルエ
ネルギーがＧ ａ Ａ ｓ中で界面より内部に向って低
くなった状況となり、電子は界面から離れてＧ ａ Ａ
ｓ層内部を走行するようになる。したがって実効的な
電流路がドレイン側で拡がることとなる。この様な覧流
路拡がり効果は、特に短チヤネル素子で顕著となり、Ｆ
ＥＴの飽和特性番こおいてドレインコンダクタンスの増
大をきたし、ｆ” Ｅ ’Ｉ”の特性を劣化させる。才
た、この様に電子がＧ ａ Ａ ｓ内部を走行すること
により、電子ガスとしての２次元性がくずれ、電子は通
常のバルク内と同じ３次元電子流さして振舞うために、
散乱確率が増大して移動度、速度が低下するとともにＦ
ＥＴとしての雑音特性が劣化する等２次元電子ガスとし
ての特質が失われてしまう。さらに第１図に示したＦＥ
Ｔでは短チャネルの場合、ドレインバイアスによる高電
界領域がソース側のｎ＋コンタクト層にも及ぶために、
ノンドープＧ ａ Ａ ｓ層中の界面から離れた領域に
もｎコンタクト層から注入された電子による空間電荷制
限電流が流れるために、ＩＴ飽和特性におけるドレイン
コンダクタンスの一層の増加がもたらされる。突際に、
第１図の構造の０．５μｍゲート畏ＦＥＴの電流−、電
（５） 正特性の計算結果も第４図のように、飽和領域のドレイ
ンコンダクタンスが大きく良好な給料特性が得られない
。
本発明の目的は、動作状態において上述のような電子流
の２次元性の失われることに司因する問題点を解消し、
高移動度電子のへテロ界面２次元的蓄積状態を維持した
良好な特性を有する高性能な電界効果トランジスタを提
供することにある。
の２次元性の失われることに司因する問題点を解消し、
高移動度電子のへテロ界面２次元的蓄積状態を維持した
良好な特性を有する高性能な電界効果トランジスタを提
供することにある。
本発明によれ１ズ、ヘテロ接合を有する電界効果トラン
ジスタにおいてノンドープ高純度のチャネル層となる厚
さが５０λ〜１０ｏλである第１の半導体層の一面に接
して、該第１の半導体より電子親和力の小さいｎ形にド
ープされた第２の半導体層が設けられ、さらに該第１の
半導体層の他面に接して、該第１の半導体より電子親和
力の小さいノンドープ高純度の第３の半導体層が設けら
れていることを特徴とする電界効果トランジスタが得ら
れる。また、正孔をキャリアとする半導体装置において
は、ノンドープ高純度のチャネルとなる厚さが５０Ａ〜
１００Ａである第１の半導体層の一面に接（６） して、該第１の半導体より電子親和力おバンドギャップ
の和の大きいｐ形にドープされた第２の半導体層が設け
られ、さらに該第１の半導体層の他面に接して、該第１
の半導体より電子親和力とバンドギャップの和の大きい
ノンドープ高純度の第３の半導体層が設けられているこ
とを特徴とする電界効果トランジスタが得られる。
ジスタにおいてノンドープ高純度のチャネル層となる厚
さが５０λ〜１０ｏλである第１の半導体層の一面に接
して、該第１の半導体より電子親和力の小さいｎ形にド
ープされた第２の半導体層が設けられ、さらに該第１の
半導体層の他面に接して、該第１の半導体より電子親和
力の小さいノンドープ高純度の第３の半導体層が設けら
れていることを特徴とする電界効果トランジスタが得ら
れる。また、正孔をキャリアとする半導体装置において
は、ノンドープ高純度のチャネルとなる厚さが５０Ａ〜
１００Ａである第１の半導体層の一面に接（６） して、該第１の半導体より電子親和力おバンドギャップ
の和の大きいｐ形にドープされた第２の半導体層が設け
られ、さらに該第１の半導体層の他面に接して、該第１
の半導体より電子親和力とバンドギャップの和の大きい
ノンドープ高純度の第３の半導体層が設けられているこ
とを特徴とする電界効果トランジスタが得られる。
以下の説明において詳述する様に、本発明によれば、前
述した様な従来技術における電子あるいは正孔の２次元
ガスの拡がりによる間頭点のない極めて良好な動作特性
を有する高周波・高速の電界効果トランジスタが実現さ
れ、特に短チヤネル電界効果トランジスタの飽和領域に
おいても、界面電子あるいは正孔は量子力学的に２次元
ガスとして振舞い高性能な電界効果トランジスタが実現
できる。
述した様な従来技術における電子あるいは正孔の２次元
ガスの拡がりによる間頭点のない極めて良好な動作特性
を有する高周波・高速の電界効果トランジスタが実現さ
れ、特に短チヤネル電界効果トランジスタの飽和領域に
おいても、界面電子あるいは正孔は量子力学的に２次元
ガスとして振舞い高性能な電界効果トランジスタが実現
できる。
以下本発明を実施例により詳細に説明する。第５図は本
発明の一実施例を示す電子チャネルの電界効果トランジ
スタの構造の断面図で、第１図と同一番号のところは同
一内容を表わし、５１はノンドープ高純度のＡｌＧａＡ
ｓ層である。％Ｇ ａ Ａ ｓチャネル層２がＧ ａ
Ａ ｓ より電・子親和力の小さいＡＩ！Ｇ ａ Ａ
ｓ層ではさまれた２つのへテロ界面を有する構造で、
６はｎ形不純物をドープしたＡ／ＧａＡｓ層、５１はノ
ンドープ高純度Ａ Ｉ３ Ｇ ａ Ａ ｓ層である。
発明の一実施例を示す電子チャネルの電界効果トランジ
スタの構造の断面図で、第１図と同一番号のところは同
一内容を表わし、５１はノンドープ高純度のＡｌＧａＡ
ｓ層である。％Ｇ ａ Ａ ｓチャネル層２がＧ ａ
Ａ ｓ より電・子親和力の小さいＡＩ！Ｇ ａ Ａ
ｓ層ではさまれた２つのへテロ界面を有する構造で、
６はｎ形不純物をドープしたＡ／ＧａＡｓ層、５１はノ
ンドープ高純度Ａ Ｉ３ Ｇ ａ Ａ ｓ層である。
熱平向状態におけるゲート部の深さ方向のエネルギー帯
図は第６図に示すようになる。ｎ型不純物をドープした
Ａ ｌＧ ａ Ａ ｓ層６から電子を供給されたＧ ａ
Ａ ｓチャネル層２は、該ｎ−ＧａＡｌＡｓ 層６
およびノンドープ高純度Ａ、ＡＧａＡｓ層５１とによる
ポテンシャル障壁に囲まれるため、該Ｇ ａ Ａ ｓ層
２中の電子はノンドープ高純度のＡｌＧａＡｓ層５１中
番こ注入されることはなく、さらに、たとえドレインバ
イアスの大きい動作状態においても、ソースからドレイ
ンにわたる全領域で電子に対するポテンシャル障壁は両
側に厳に存在し、電子はＧａＡｓ層中を走行する。した
がって従来例のような電流拡がり効果によるドレインコ
ンダクタンスの増大劣化がない。菫たソース側のｎコン
タクト層カラ注入される電子は、はとんどが電子親和力
の太きいＧａＡｓ１ｌ中に注入されるためｉこ、ノンド
ープ高純度Ａ Ｉ Ｇ ａ Ａ ｓ中を流れる電子によ
る空間電荷制限電流の影響はきわめて小さく、したがっ
て従来例の短チヤネル素子において顕著であった基板側
を流れる電流によるドレインコンダクタンスの増加も防
止できる。
図は第６図に示すようになる。ｎ型不純物をドープした
Ａ ｌＧ ａ Ａ ｓ層６から電子を供給されたＧ ａ
Ａ ｓチャネル層２は、該ｎ−ＧａＡｌＡｓ 層６
およびノンドープ高純度Ａ、ＡＧａＡｓ層５１とによる
ポテンシャル障壁に囲まれるため、該Ｇ ａ Ａ ｓ層
２中の電子はノンドープ高純度のＡｌＧａＡｓ層５１中
番こ注入されることはなく、さらに、たとえドレインバ
イアスの大きい動作状態においても、ソースからドレイ
ンにわたる全領域で電子に対するポテンシャル障壁は両
側に厳に存在し、電子はＧａＡｓ層中を走行する。した
がって従来例のような電流拡がり効果によるドレインコ
ンダクタンスの増大劣化がない。菫たソース側のｎコン
タクト層カラ注入される電子は、はとんどが電子親和力
の太きいＧａＡｓ１ｌ中に注入されるためｉこ、ノンド
ープ高純度Ａ Ｉ Ｇ ａ Ａ ｓ中を流れる電子によ
る空間電荷制限電流の影響はきわめて小さく、したがっ
て従来例の短チヤネル素子において顕著であった基板側
を流れる電流によるドレインコンダクタンスの増加も防
止できる。
さらに特筆すべきことは、これら電子は６のＡｌＧａＡ
ｓ層および５１のＡ Ｉ Ｇ ａ Ａ ｓ層とＧ ａ
Ａ ｓ層２の伝導帯で構成される量子力学的ポテンシャ
ル井戸の中に存在することにより、動作状態において常
に量子化された２次元電子ガスとして振舞い良好な伝導
特性が得られる。ここで、チャネルとなるＧ ａ Ａ
ｓ層２の厚さは、下限については少くとも電流が流れつ
るだけの量子化準位密度が必要であり、上限については
電流路波がり効果による特性劣化が起きないことが必要
であることから、５０Ａ〜１００Ａが適当である、また
本発明では、５１のＡ Ｉ Ｇ ａ Ａ ｓ層はノンド
ープの高純度層であるが、これは２次元電子ガスに対す
る不純物散乱を少くすることおよび深いトラップが少く
信頼性を高め（９） る上で大きな特徴がある。
ｓ層および５１のＡ Ｉ Ｇ ａ Ａ ｓ層とＧ ａ
Ａ ｓ層２の伝導帯で構成される量子力学的ポテンシャ
ル井戸の中に存在することにより、動作状態において常
に量子化された２次元電子ガスとして振舞い良好な伝導
特性が得られる。ここで、チャネルとなるＧ ａ Ａ
ｓ層２の厚さは、下限については少くとも電流が流れつ
るだけの量子化準位密度が必要であり、上限については
電流路波がり効果による特性劣化が起きないことが必要
であることから、５０Ａ〜１００Ａが適当である、また
本発明では、５１のＡ Ｉ Ｇ ａ Ａ ｓ層はノンド
ープの高純度層であるが、これは２次元電子ガスに対す
る不純物散乱を少くすることおよび深いトラップが少く
信頼性を高め（９） る上で大きな特徴がある。
以上説明した本発明による電界効果トランジスタは、例
えは、半絶縁性（） ａ Ａ ｓ基板上ζこ分子線エピ
タキシー法によりノンドープ高純Ｕ Ａ／ ｏ、５Ｇａ
ｏ、ｔＡｓ層を３０００λ、ノンドープ高純度Ｇ ａ
Ａ ｓ層を８０＾、さらに有効ドナー不純物密度２×１
０１７ｃＩｒＬ−３のＡｌＧａＡｓ層を９００大成長す
る。次いでイオン注入法によりソースおよびドレインｌ
こｎ領域を形成する。この場合トンネル効果により電子
がＡ／ＧａＡｓ／ＧａＡｓ界面にできるポテンシャルバ
リアを通過で去、低ソース抵抗が実現できるように充分
高濃蚊になるようにする。次にゲート電極およびソース
、ドレイン電極５−通常の方法により形成すれば素子が
完成する。第７図は本発明による０、５μｍゲー＋−ｉ
のＦＥＴの電流−電圧特性の計算結果であり、ドレイン
バイアスが大きな飽和領域でもドレインコンダクタンス
がきわめて小さく、また相互コンダクタンスの大きい、
きわめて良好な特性がボされている。
えは、半絶縁性（） ａ Ａ ｓ基板上ζこ分子線エピ
タキシー法によりノンドープ高純Ｕ Ａ／ ｏ、５Ｇａ
ｏ、ｔＡｓ層を３０００λ、ノンドープ高純度Ｇ ａ
Ａ ｓ層を８０＾、さらに有効ドナー不純物密度２×１
０１７ｃＩｒＬ−３のＡｌＧａＡｓ層を９００大成長す
る。次いでイオン注入法によりソースおよびドレインｌ
こｎ領域を形成する。この場合トンネル効果により電子
がＡ／ＧａＡｓ／ＧａＡｓ界面にできるポテンシャルバ
リアを通過で去、低ソース抵抗が実現できるように充分
高濃蚊になるようにする。次にゲート電極およびソース
、ドレイン電極５−通常の方法により形成すれば素子が
完成する。第７図は本発明による０、５μｍゲー＋−ｉ
のＦＥＴの電流−電圧特性の計算結果であり、ドレイン
バイアスが大きな飽和領域でもドレインコンダクタンス
がきわめて小さく、また相互コンダクタンスの大きい、
きわめて良好な特性がボされている。
次に本発明においてキャリアが正孔である場合（１０）
について説明する。チャネルとなる第１の半導体層２に
ノンドープ高純度Ｇｅ、ｆＦ：２の半導体層６にｐ形ド
ープしたＧａＡｓ層、第３の半導体層５１にノンドープ
高純度Ｇ ａ Ａ ｓ層を用い第５図と同様とバンドギ
ャップの和はＧｅよりも大きく、熱平衡状態においてゲ
ート部の深さ方向のエネルギー帯図は第８図のようにな
り、この場合はＧｅ層に対応して正孔に対するポテンシ
ャル井戸が形成され、正孔流が２次元正孔ガスとして振
舞い良好な特性が得られるこさは前述の電子ガスの場合
と同様である。また該Ｇｅ層の厚さ−ｐ５０Ａ〜１００
Ａにして大きな量子力学的効果も得られる。
ノンドープ高純度Ｇｅ、ｆＦ：２の半導体層６にｐ形ド
ープしたＧａＡｓ層、第３の半導体層５１にノンドープ
高純度Ｇ ａ Ａ ｓ層を用い第５図と同様とバンドギ
ャップの和はＧｅよりも大きく、熱平衡状態においてゲ
ート部の深さ方向のエネルギー帯図は第８図のようにな
り、この場合はＧｅ層に対応して正孔に対するポテンシ
ャル井戸が形成され、正孔流が２次元正孔ガスとして振
舞い良好な特性が得られるこさは前述の電子ガスの場合
と同様である。また該Ｇｅ層の厚さ−ｐ５０Ａ〜１００
Ａにして大きな量子力学的効果も得られる。
以上の説明から明らかな様に、本発明による電界効果ト
ランジスタでは極めて良好な動作特性が得られ、個別素
子のみならず、集積回路およびオプトエレクトロニクス
関係へも応用が期待できる。
ランジスタでは極めて良好な動作特性が得られ、個別素
子のみならず、集積回路およびオプトエレクトロニクス
関係へも応用が期待できる。
【図面の簡単な説明】
第１図ないし第４図は選択ドープされたヘテロ接合を利
用したＦＥＴの従来例を示すもので、第１図は構造、第
２図はゲート部の深さ方向での熱平衡状態におけるエネ
ルギー帯図、第３図は、ドレインに高電圧を印加した場
合のゲートのドレイン端での深さ方向のエネルギー帯図
、第４図は静特性である。また第５図ないし第８図は本
発明によるＦＥＴの例を示すもので、第５１シ１は構造
、第６図は熱平衡状態でのエネルギー帯図、第７図は静
特性、第８図は正孔キャリアの場合のエネルギー帯図を
示す。ここで １・・・・・半絶縁性Ｇ ａ Ａ ｓ基板２・・・・・
・ノンドープ高純度Ｇ ａ Ａ ｓ層＋ ３・・・・・・ｎ コンタクト層 ４・・・・・・電子蓄積層 ５・・・・・・ソース電極 ５′・・・・・・ドレイン電極 ６・・・・・・ドナー形不純物ドープＡ Ａ’ Ｇ ａ
Ａ ｓ層７・・・・・・イオン化ドナー ８・・・・・・ゲニト電極 ５１・・・・・・ノンドープ高純度ＡＡ！ＧａＡｓ層■
・・・・・価電子帯 黒丸・・・・・・電子 白丸・・・・・・正孔 である。 代理人弁理士内原 晋 （１３） 第 １ ｍ λ 第 ２ ロ 舵 ３ 図 躬 η 図 弔 ろ 肥 ０ 第 ７ 目
用したＦＥＴの従来例を示すもので、第１図は構造、第
２図はゲート部の深さ方向での熱平衡状態におけるエネ
ルギー帯図、第３図は、ドレインに高電圧を印加した場
合のゲートのドレイン端での深さ方向のエネルギー帯図
、第４図は静特性である。また第５図ないし第８図は本
発明によるＦＥＴの例を示すもので、第５１シ１は構造
、第６図は熱平衡状態でのエネルギー帯図、第７図は静
特性、第８図は正孔キャリアの場合のエネルギー帯図を
示す。ここで １・・・・・半絶縁性Ｇ ａ Ａ ｓ基板２・・・・・
・ノンドープ高純度Ｇ ａ Ａ ｓ層＋ ３・・・・・・ｎ コンタクト層 ４・・・・・・電子蓄積層 ５・・・・・・ソース電極 ５′・・・・・・ドレイン電極 ６・・・・・・ドナー形不純物ドープＡ Ａ’ Ｇ ａ
Ａ ｓ層７・・・・・・イオン化ドナー ８・・・・・・ゲニト電極 ５１・・・・・・ノンドープ高純度ＡＡ！ＧａＡｓ層■
・・・・・価電子帯 黒丸・・・・・・電子 白丸・・・・・・正孔 である。 代理人弁理士内原 晋 （１３） 第 １ ｍ λ 第 ２ ロ 舵 ３ 図 躬 η 図 弔 ろ 肥 ０ 第 ７ 目
Claims (2)
- （１） へテロ接合を有する電界効果トランジスタに
おいてノンドープ高純度のチャネル層となる厚さが５０
Ａ〜１００′にである第１の半導体層の一面に接して、
該第１の半導体よめ電子親和力の小さいｎ形にドープさ
れた第２の半導体層が設けられ、さらに該第１の半一体
層の地面ｔこ接して該第１の半導体より電子親和力の小
さいノンドープ高純度の第３の半導体層が設けられてい
ることを特徴とする電界効果トランジスタ。 - （２）へテロ接合を有する電界効果トランジスタにおい
てノンドープ冒純度のチャネル層となる厚さが５０Ａ〜
１００Ａである第１の半導体層の一面に接して、該第１
の半導体より電子親和力とバンドキャップの和の大きい
ｐ形にドープされた第２の半導体層が設けられ、さらに
該第１の半導体層の他面に接して該第１の半導体より電
子親和力とバンドギャップの和の大きいノンドープ高純
度の第３の半導体層が設けられていることを特徴とする
電界効果トランジスタ、
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5952183A JPS59184573A (ja) | 1983-04-05 | 1983-04-05 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5952183A JPS59184573A (ja) | 1983-04-05 | 1983-04-05 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59184573A true JPS59184573A (ja) | 1984-10-19 |
Family
ID=13115646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5952183A Pending JPS59184573A (ja) | 1983-04-05 | 1983-04-05 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59184573A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149476A (ja) * | 1984-08-17 | 1986-03-11 | Sony Corp | 電界効果トランジスタ |
| JPS61177782A (ja) * | 1985-01-28 | 1986-08-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| JPS62209866A (ja) * | 1986-03-10 | 1987-09-16 | Nec Corp | 半導体装置 |
| US4748484A (en) * | 1985-01-30 | 1988-05-31 | Sony Corporation | Heterojunction field effect transistor |
| JPH01124267A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
-
1983
- 1983-04-05 JP JP5952183A patent/JPS59184573A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6149476A (ja) * | 1984-08-17 | 1986-03-11 | Sony Corp | 電界効果トランジスタ |
| JPS61177782A (ja) * | 1985-01-28 | 1986-08-09 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 半導体装置 |
| JPH07123164B2 (ja) * | 1985-01-28 | 1995-12-25 | エヌ・ベー・フイリツプス・フルーイランペンフアブリケン | 半導体装置 |
| US4748484A (en) * | 1985-01-30 | 1988-05-31 | Sony Corporation | Heterojunction field effect transistor |
| JPS61232669A (ja) * | 1985-04-08 | 1986-10-16 | Nec Corp | 半導体装置 |
| JPS62209866A (ja) * | 1986-03-10 | 1987-09-16 | Nec Corp | 半導体装置 |
| JPH01124267A (ja) * | 1987-11-09 | 1989-05-17 | Nec Corp | ヘテロ構造電界効果トランジスタ |
| US5111256A (en) * | 1988-12-27 | 1992-05-05 | Nec Corporation | High speed semiconductor device and an optelectronic device |
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