JPS6255316B2 - - Google Patents
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- JPS6255316B2 JPS6255316B2 JP19458282A JP19458282A JPS6255316B2 JP S6255316 B2 JPS6255316 B2 JP S6255316B2 JP 19458282 A JP19458282 A JP 19458282A JP 19458282 A JP19458282 A JP 19458282A JP S6255316 B2 JPS6255316 B2 JP S6255316B2
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- semiconductor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超高周波で動作するとともに超高速
動作も行う高性能の超短ゲート電界効果トランジ
スタに関するものである。
動作も行う高性能の超短ゲート電界効果トランジ
スタに関するものである。
（従来技術）
従来の超高周波動作を目的とした電界効果トラ
ンジスタ（以下FETと言う）には、高移動度２
次元電子ガスFET、埋込金属形FETがある。こ
れらの特徴及び欠点を次に説明する。
ンジスタ（以下FETと言う）には、高移動度２
次元電子ガスFET、埋込金属形FETがある。こ
れらの特徴及び欠点を次に説明する。
第１図は従来の高移動度FETの断面図を示
す。図において１は半絶縁性GaAs基板、２は不
純物を添加しないGaAs層（n-またはp-）、３は
高濃度Ｎ形AlxGa(1-X)As層（ｘ＝0.3〜0.5）、４
はAl等のゲート電極、５と６はAuGe／Ni等のオ
ーム性のソース及びドレイン電極である。２と３
の半導体の界面において、禁制帯幅の広い３の半
導体のＮ形不純物エネルギ準位が２の伝導帯のエ
ネルギ準位より高く、３のＮ形不純物からの電子
は２と３の界面の２側に蓄積され２次元電子ガス
（図中ａで示す）を形成する。この２次元電子ガ
スは、もともと不純物の少ないGaAs内に存在す
るので高電子移動度が達成でき、常温で5000〜
10000cm2／V.S，77Kで100000〜300000cm2／V.Sが
得られる。この２次元電子ガスをゲートに印加す
る電圧によりその直下にできる空乏層を伸縮し
て、ドレイン，ソース間に流れる２次元電子ガス
に基づく電流を制御することができる。この構造
においてゲート電極は、ホト加工したレジストを
用いて、Al金属のリフトオフ工程あるいはAl金
属の化学的エツチングにより形成される。この場
合、ゲート長ＬGはホト加工精度で制限され、最
新の技術を利用しても0.5μｍ以上となる欠点を
有する。
す。図において１は半絶縁性GaAs基板、２は不
純物を添加しないGaAs層（n-またはp-）、３は
高濃度Ｎ形AlxGa(1-X)As層（ｘ＝0.3〜0.5）、４
はAl等のゲート電極、５と６はAuGe／Ni等のオ
ーム性のソース及びドレイン電極である。２と３
の半導体の界面において、禁制帯幅の広い３の半
導体のＮ形不純物エネルギ準位が２の伝導帯のエ
ネルギ準位より高く、３のＮ形不純物からの電子
は２と３の界面の２側に蓄積され２次元電子ガス
（図中ａで示す）を形成する。この２次元電子ガ
スは、もともと不純物の少ないGaAs内に存在す
るので高電子移動度が達成でき、常温で5000〜
10000cm2／V.S，77Kで100000〜300000cm2／V.Sが
得られる。この２次元電子ガスをゲートに印加す
る電圧によりその直下にできる空乏層を伸縮し
て、ドレイン，ソース間に流れる２次元電子ガス
に基づく電流を制御することができる。この構造
においてゲート電極は、ホト加工したレジストを
用いて、Al金属のリフトオフ工程あるいはAl金
属の化学的エツチングにより形成される。この場
合、ゲート長ＬGはホト加工精度で制限され、最
新の技術を利用しても0.5μｍ以上となる欠点を
有する。
また第２図は埋込金属ゲートFETの基本構造
の断面図である。７は高濃度Ｎ形半導体、８，
８′は低濃度Ｎ形半導体、９はＷ等の金属ゲー
ト、１０は高濃度Ｎ形半導体である。１０をソー
ス、７をドレインとして、ドレインとソース間に
ドレイン側が正のバイアスとなるように電圧を印
加し、ゲートとソース間にゲートが負の信号を印
加すると９のゲート電極周辺から延びる空乏層に
より、ドレインとソース間を流れる電流の通路
（チヤネル）１１の部分の幅を制御することによ
り動作するFETである。この埋込金属ゲート
FETでは実効ゲート長は金属ゲート９の厚さＬG
であり0.1〜0.5μｍ程度のきわめて短いものが出
来る。但し製作する際、高濃度Ｎ形半導体上に低
濃度Ｎ形半導体８をエピタキシヤル成長し、その
上にＷ等の金属電極９をホト加工により形成した
後、低濃度半導体８′をエピタキシヤル成長し、
その上に高濃度Ｎ形半導体１０をエピタキシヤル
成長して製作する。金属９の上への半導体のエピ
タキシヤル成長は非常に困難な技術であり、また
金属９に挾まれたせまい領域のエピタキシヤル成
長も困難な技術であり、良質な低濃度Ｎ形半導体
８′を得る技術が非常に難かしく、この構造の高
性能FETはまだ実現されていない。また、実効
ゲート長は縦の金属の厚さＬGであるが、９の周
辺はすべてゲート入力容量となり、キヤリア走行
時間は小さいが、信号入力に対する寄生容量が大
きく、特性はその分だけ悪くなる。
の断面図である。７は高濃度Ｎ形半導体、８，
８′は低濃度Ｎ形半導体、９はＷ等の金属ゲー
ト、１０は高濃度Ｎ形半導体である。１０をソー
ス、７をドレインとして、ドレインとソース間に
ドレイン側が正のバイアスとなるように電圧を印
加し、ゲートとソース間にゲートが負の信号を印
加すると９のゲート電極周辺から延びる空乏層に
より、ドレインとソース間を流れる電流の通路
（チヤネル）１１の部分の幅を制御することによ
り動作するFETである。この埋込金属ゲート
FETでは実効ゲート長は金属ゲート９の厚さＬG
であり0.1〜0.5μｍ程度のきわめて短いものが出
来る。但し製作する際、高濃度Ｎ形半導体上に低
濃度Ｎ形半導体８をエピタキシヤル成長し、その
上にＷ等の金属電極９をホト加工により形成した
後、低濃度半導体８′をエピタキシヤル成長し、
その上に高濃度Ｎ形半導体１０をエピタキシヤル
成長して製作する。金属９の上への半導体のエピ
タキシヤル成長は非常に困難な技術であり、また
金属９に挾まれたせまい領域のエピタキシヤル成
長も困難な技術であり、良質な低濃度Ｎ形半導体
８′を得る技術が非常に難かしく、この構造の高
性能FETはまだ実現されていない。また、実効
ゲート長は縦の金属の厚さＬGであるが、９の周
辺はすべてゲート入力容量となり、キヤリア走行
時間は小さいが、信号入力に対する寄生容量が大
きく、特性はその分だけ悪くなる。
（発明の目的）
本発明は、金属の上のエピタキシヤル成長が困
難な点及びゲート長がホト加工精度や金属の厚さ
で制限される欠点を除去するため、ゲート電極と
して第１図のような多層半導体の界面に生じる二
次元キヤリアガス層を利用し、実効ゲート長をこ
の二次元キヤリアガスの厚さ（約100Å以下）程
度まで小さくすることを特徴とするもので従来の
各種FETよりも１桁〜２桁以上の高周波特性及
び超高速特性を得ることを目的とするものであ
る。
難な点及びゲート長がホト加工精度や金属の厚さ
で制限される欠点を除去するため、ゲート電極と
して第１図のような多層半導体の界面に生じる二
次元キヤリアガス層を利用し、実効ゲート長をこ
の二次元キヤリアガスの厚さ（約100Å以下）程
度まで小さくすることを特徴とするもので従来の
各種FETよりも１桁〜２桁以上の高周波特性及
び超高速特性を得ることを目的とするものであ
る。
（発明の構成）
前記の目的を達成するため、本発明は高濃度Ｐ
形の第１の半導体上に低濃度Ｐ形の第２の半導体
を形成し、前記の第２の半導体上に不純物を添加
しない、かつ前記の第１，第２の半導体よりも禁
制帯エネルギー幅の大きい第３の半導体を形成
し、前記の第３の半導体上に高濃度Ｎ形の第３の
半導体と同じ第４の半導体を形成してなる多層構
造を有し、前記の第２と第３の半導体の界面の第
２の半導体側に形成される極めて薄い２次元電子
ガス層と、前記の第２及び第３の半導体領域内に
形成された低濃度Ｐ形の第５の半導体と、前記の
第５の半導体上で、かつ第３と第４の半導体領域
内に形成された高濃度Ｐ形の第６の半導体とを設
け、前記の２次元電子ガス層をゲートとし、前記
の第６の半導体及び第１の半導体をソース，ドレ
インとすることを特徴とする超短ゲート電界効果
トランジスタを発明の要旨とするものである。
形の第１の半導体上に低濃度Ｐ形の第２の半導体
を形成し、前記の第２の半導体上に不純物を添加
しない、かつ前記の第１，第２の半導体よりも禁
制帯エネルギー幅の大きい第３の半導体を形成
し、前記の第３の半導体上に高濃度Ｎ形の第３の
半導体と同じ第４の半導体を形成してなる多層構
造を有し、前記の第２と第３の半導体の界面の第
２の半導体側に形成される極めて薄い２次元電子
ガス層と、前記の第２及び第３の半導体領域内に
形成された低濃度Ｐ形の第５の半導体と、前記の
第５の半導体上で、かつ第３と第４の半導体領域
内に形成された高濃度Ｐ形の第６の半導体とを設
け、前記の２次元電子ガス層をゲートとし、前記
の第６の半導体及び第１の半導体をソース，ドレ
インとすることを特徴とする超短ゲート電界効果
トランジスタを発明の要旨とするものである。
さらに本発明は高濃度Ｎ形の第１の半導体上に
低濃度Ｎ形の第２の半導体を形成し、前記の半導
体上に不純物を添加しない、かつ前記の第１，第
２の半導体よりも禁制帯エネルギー幅の大きい第
３の半導体を形成し、前記の第３の半導体上に高
濃度Ｐ形の第３の半導体と同じ第４の半導体を形
成してなる多層構造において、前記の第２及び第
３の半導体の界面の第２の半導体側に形成される
極めて薄い２次元正孔ガス層と、前記の第２及び
第３の半導体の領域内に形成された低濃度Ｎ形の
第５の半導体と、前記の第５の半導体上で、かつ
前記の第３及び第４の半導体の領域内に形成され
た高濃度Ｎ形の第６の半導体とを設け、前記の２
次元正孔ガス層をゲートとし、前記の第６及び第
１の半導体をソース，ドレインとすることを特徴
とする超短ゲート電界効果トランジスタを発明の
要旨とするものである。
低濃度Ｎ形の第２の半導体を形成し、前記の半導
体上に不純物を添加しない、かつ前記の第１，第
２の半導体よりも禁制帯エネルギー幅の大きい第
３の半導体を形成し、前記の第３の半導体上に高
濃度Ｐ形の第３の半導体と同じ第４の半導体を形
成してなる多層構造において、前記の第２及び第
３の半導体の界面の第２の半導体側に形成される
極めて薄い２次元正孔ガス層と、前記の第２及び
第３の半導体の領域内に形成された低濃度Ｎ形の
第５の半導体と、前記の第５の半導体上で、かつ
前記の第３及び第４の半導体の領域内に形成され
た高濃度Ｎ形の第６の半導体とを設け、前記の２
次元正孔ガス層をゲートとし、前記の第６及び第
１の半導体をソース，ドレインとすることを特徴
とする超短ゲート電界効果トランジスタを発明の
要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは言うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは言うまでもない。
第３図は本発明の一実施例であつて、図におい
て１２は高濃度Ｐ形GaAsであり、その不純物濃
度は1018cm-3〜1019cm-3で厚さは50〜300μｍであ
る。１３は低濃度P-形GaAsであり、その不純物
濃度は1015cm-3以下で厚さは300〜5000Åであ
る。１４は不純物を添加しないアンドープ
AlxGa(1-X)As（ｘ＝0.3〜0.5）であり、その厚さ
は50〜100Åである。１５は高濃度N+形
AlxGa(1-X)As（ｘ＝0.3〜0.5）であり、その不純
物濃度は〜1018cm-3である。１６は低濃度P-形の
領域であり、１５の表面からのBeやZn等のＰ形
不純物の拡散またはイオン注入により形成するも
のである。また１７は高濃度P+形の領域であ
り、１５の表面からのBeやZn等のＰ形不純物の
拡散またはイオン注入により形成するものであ
る。１４，１５のAlxGa(1-X)Asの伝導帯エネル
ギー準位は１３のGaAsの伝導帯エネルギー準位
より0.3〜0.5eV高く、また１５内のＮ形不純物の
エネルギー準位もGaAsの伝導帯より高い位置に
あり、１５内のＮ形不純物からの電子は１４と１
３との界面の１３のGaAs側に移動し、２０で示
す所にきわめて薄い２次元電子ガス層を形成す
る。この２次元電子ガスは低濃度のGaAs内にあ
り、77Kの低温では、その移動度は１〜３×105
cm2／V.Sにも達する。これは、２次元電子ガス濃
度を1018cm-3とすれば、比抵抗ρG＝２〜６×10-7
Ω・ｍに相当する。たとえばＷの比抵抗は5.48×
1018Ω・ｍ，Ptの比抵抗は1.0×10-7Ω・ｍであ
り、２次元電子ガス層はＷやPtなどの金属導体と
同程度の比抵抗である。本発明では、この２次元
電子ガス層が良好な導体の性質を有すること、こ
の層は50〜100Å程度のきわめて薄い層であるこ
とに着目し、２次元電子ガス層２０をゲートとし
て作用させることを特徴とする。電流路は１６の
P-領域であり、ソースが１７のP+領域、ドレイ
ンが１２のP+領域であり、正孔がソース１７か
ら注入されP-領域１６を通過してドレイン１２
に流れ込む。２次元電子ガス層のゲートにアンド
ープAlxGa(1-X)As１４及び高濃度N+形
AlxGa(1-X)As１５を通して印加される正のゲー
トバイアスにより、２次元電子ガス層２０がP-
領域１６に接する部分からP-領域内に延びた空
乏層により、電流路を通過する正孔電流が制御さ
れて動作する。ゲート長ＬGは２次元電子ガス層
の厚さで決まり、100Å以下である。従つて高電
界での正孔の飽和速度を５×106cm／Ｓと仮定す
れば、走行時間は0.2psとなる。P-領域側への２
次元電子ガス層の端からの空乏層の拡がりの２次
元的なものを考慮しても、１４と１３との層の厚
さ以下の走行距離となる。このような２次元的な
空乏層拡がりが無視できない場合においても、ア
ンドープAlxGa(1-X)As１４と低濃度P-形GaAs１
３とを合わせた厚さを、1000Å程度にすることは
容易であり、このときの走行時間は2psとなる。
従つて本素子はps（10-12sec）のオーダで動作す
ることができ、従来のFETよりも１桁〜２桁以
上の高速動作を可能とするものである。なお１
８，１９，２１はそれぞれの半導体へのオーミツ
ク電極に相当するものである。
て１２は高濃度Ｐ形GaAsであり、その不純物濃
度は1018cm-3〜1019cm-3で厚さは50〜300μｍであ
る。１３は低濃度P-形GaAsであり、その不純物
濃度は1015cm-3以下で厚さは300〜5000Åであ
る。１４は不純物を添加しないアンドープ
AlxGa(1-X)As（ｘ＝0.3〜0.5）であり、その厚さ
は50〜100Åである。１５は高濃度N+形
AlxGa(1-X)As（ｘ＝0.3〜0.5）であり、その不純
物濃度は〜1018cm-3である。１６は低濃度P-形の
領域であり、１５の表面からのBeやZn等のＰ形
不純物の拡散またはイオン注入により形成するも
のである。また１７は高濃度P+形の領域であ
り、１５の表面からのBeやZn等のＰ形不純物の
拡散またはイオン注入により形成するものであ
る。１４，１５のAlxGa(1-X)Asの伝導帯エネル
ギー準位は１３のGaAsの伝導帯エネルギー準位
より0.3〜0.5eV高く、また１５内のＮ形不純物の
エネルギー準位もGaAsの伝導帯より高い位置に
あり、１５内のＮ形不純物からの電子は１４と１
３との界面の１３のGaAs側に移動し、２０で示
す所にきわめて薄い２次元電子ガス層を形成す
る。この２次元電子ガスは低濃度のGaAs内にあ
り、77Kの低温では、その移動度は１〜３×105
cm2／V.Sにも達する。これは、２次元電子ガス濃
度を1018cm-3とすれば、比抵抗ρG＝２〜６×10-7
Ω・ｍに相当する。たとえばＷの比抵抗は5.48×
1018Ω・ｍ，Ptの比抵抗は1.0×10-7Ω・ｍであ
り、２次元電子ガス層はＷやPtなどの金属導体と
同程度の比抵抗である。本発明では、この２次元
電子ガス層が良好な導体の性質を有すること、こ
の層は50〜100Å程度のきわめて薄い層であるこ
とに着目し、２次元電子ガス層２０をゲートとし
て作用させることを特徴とする。電流路は１６の
P-領域であり、ソースが１７のP+領域、ドレイ
ンが１２のP+領域であり、正孔がソース１７か
ら注入されP-領域１６を通過してドレイン１２
に流れ込む。２次元電子ガス層のゲートにアンド
ープAlxGa(1-X)As１４及び高濃度N+形
AlxGa(1-X)As１５を通して印加される正のゲー
トバイアスにより、２次元電子ガス層２０がP-
領域１６に接する部分からP-領域内に延びた空
乏層により、電流路を通過する正孔電流が制御さ
れて動作する。ゲート長ＬGは２次元電子ガス層
の厚さで決まり、100Å以下である。従つて高電
界での正孔の飽和速度を５×106cm／Ｓと仮定す
れば、走行時間は0.2psとなる。P-領域側への２
次元電子ガス層の端からの空乏層の拡がりの２次
元的なものを考慮しても、１４と１３との層の厚
さ以下の走行距離となる。このような２次元的な
空乏層拡がりが無視できない場合においても、ア
ンドープAlxGa(1-X)As１４と低濃度P-形GaAs１
３とを合わせた厚さを、1000Å程度にすることは
容易であり、このときの走行時間は2psとなる。
従つて本素子はps（10-12sec）のオーダで動作す
ることができ、従来のFETよりも１桁〜２桁以
上の高速動作を可能とするものである。なお１
８，１９，２１はそれぞれの半導体へのオーミツ
ク電極に相当するものである。
第３図において、１２を高濃度Ｎ形GaAs、１
３を低濃度N-形GaAs、１４を不純物を添加しな
いAlxGa(1-X)As（ｘ＝0.3〜0.5）、１５を高濃度
P+形AlxGa(1-X)As、１６を低濃度N-形の領域、
１７を高濃度N+形の領域とした場合、２０の部
分には２次元正孔ガス層が生じ、これをゲートと
して用い、１６の領域の電子に基づく電流路と２
次元正孔ガス層の端から延びる空乏層により制御
することにより、きわめて短いゲート長のFET
として動作させることができる。
３を低濃度N-形GaAs、１４を不純物を添加しな
いAlxGa(1-X)As（ｘ＝0.3〜0.5）、１５を高濃度
P+形AlxGa(1-X)As、１６を低濃度N-形の領域、
１７を高濃度N+形の領域とした場合、２０の部
分には２次元正孔ガス層が生じ、これをゲートと
して用い、１６の領域の電子に基づく電流路と２
次元正孔ガス層の端から延びる空乏層により制御
することにより、きわめて短いゲート長のFET
として動作させることができる。
本発明のFETの実効ゲート長ＬGは、前述のよ
うに100Å程度、また、高濃度半導体に挾まれた
低濃度半導体の電流路の長さは1000Å程度まで小
さくでき、この半導体の電子や正孔のキヤリアの
平均自由行程より小さくなり、真空中のキヤリア
のように高電界Ｅに比例して、キヤリア速度ｖが
増加し、通常半導体内で衝突を繰返しながら走行
するキヤリアの飽和速度ｖSより、キヤリア速度
を電界により大きくすることができる特徴を有し
ている（弾道形キヤリア輸送現象として知られて
いる）。本発明のFETは、ゲート長がきわめて小
さくできることから、この弾道形キヤリア輸送に
適した構造になつており、前述の例でキヤリアの
飽和速度を仮定して導出した走行時間2psは、キ
ヤリアの弾道形輸送効果により、高電界下でさら
に小さくでき、0.1〜1ps領域の素子動作が可能と
なる。
うに100Å程度、また、高濃度半導体に挾まれた
低濃度半導体の電流路の長さは1000Å程度まで小
さくでき、この半導体の電子や正孔のキヤリアの
平均自由行程より小さくなり、真空中のキヤリア
のように高電界Ｅに比例して、キヤリア速度ｖが
増加し、通常半導体内で衝突を繰返しながら走行
するキヤリアの飽和速度ｖSより、キヤリア速度
を電界により大きくすることができる特徴を有し
ている（弾道形キヤリア輸送現象として知られて
いる）。本発明のFETは、ゲート長がきわめて小
さくできることから、この弾道形キヤリア輸送に
適した構造になつており、前述の例でキヤリアの
飽和速度を仮定して導出した走行時間2psは、キ
ヤリアの弾道形輸送効果により、高電界下でさら
に小さくでき、0.1〜1ps領域の素子動作が可能と
なる。
以上の説明では、１２，１３をGaAs半導体、
１４，１５をAlGaAs半導体とした場合を例にし
た実施例であるが、１２，１３をInP系、１４，
１５をAlInAs系とする場合も同様な素子が実現
可能である。これらの半導体に必要な条件は、１
２，１３，１４，１５相互間の格子整合が十分取
れ、１４，１５の半導体の禁制帯幅が１２，１３
の半導体のものより大きいことであり、この条件
を満すすべての半導体で本発明の素子は実現でき
る。
１４，１５をAlGaAs半導体とした場合を例にし
た実施例であるが、１２，１３をInP系、１４，
１５をAlInAs系とする場合も同様な素子が実現
可能である。これらの半導体に必要な条件は、１
２，１３，１４，１５相互間の格子整合が十分取
れ、１４，１５の半導体の禁制帯幅が１２，１３
の半導体のものより大きいことであり、この条件
を満すすべての半導体で本発明の素子は実現でき
る。
第４図は本発明の他の実施例を示す。結晶及び
多層構造は第３図と同様であり、第３図と同じ符
号は同一のものを示す。１２として高濃度Ｐ形
GaAsを用いた場合について説明する。１９は１
７上のオーミツク性電極であり、第３図の場合、
１５，１４の半導体を通して２次元電子ガス２０
へゲートバイアス電圧を印加した。第４図の素子
では、オーム性電極１９としてAuGe／Niを用
い、１５，１４の厚さに応じた適当な時間450℃
で熱処理することにより、AuGe／NiがAlGaAs
中へ侵透して２０の２次元電子ガス層の所まで合
金化させる。１９′はこの合金化したゲート電極
である。従つて本素子では２０の２次元電子ガス
へのゲートバイアス電圧を効率良く外部から印加
することが可能である。また１６′はＰ形半導体
であり、その不純物濃度として1013cm-3〜1017cm
-3のものが利用可能である。本素子ではＰ形半導
体１６が高濃度Ｐ形半導体１２に達する構造であ
る特徴を有する。１７と１２は前述した第３図の
場合と同様高濃度Ｐ形領域である。１８はその上
のオーム性電極であり、Au／Znの合金化したも
の等を用いる。この場合１８，１７から注入され
る正孔が１６の電流路を流れて直接１２に流れ込
むので、１３の低濃度半導体層を通過して１２に
流れ込む第３図の場合に比較してチヤンネル抵抗
を小さくすることができる。
多層構造は第３図と同様であり、第３図と同じ符
号は同一のものを示す。１２として高濃度Ｐ形
GaAsを用いた場合について説明する。１９は１
７上のオーミツク性電極であり、第３図の場合、
１５，１４の半導体を通して２次元電子ガス２０
へゲートバイアス電圧を印加した。第４図の素子
では、オーム性電極１９としてAuGe／Niを用
い、１５，１４の厚さに応じた適当な時間450℃
で熱処理することにより、AuGe／NiがAlGaAs
中へ侵透して２０の２次元電子ガス層の所まで合
金化させる。１９′はこの合金化したゲート電極
である。従つて本素子では２０の２次元電子ガス
へのゲートバイアス電圧を効率良く外部から印加
することが可能である。また１６′はＰ形半導体
であり、その不純物濃度として1013cm-3〜1017cm
-3のものが利用可能である。本素子ではＰ形半導
体１６が高濃度Ｐ形半導体１２に達する構造であ
る特徴を有する。１７と１２は前述した第３図の
場合と同様高濃度Ｐ形領域である。１８はその上
のオーム性電極であり、Au／Znの合金化したも
の等を用いる。この場合１８，１７から注入され
る正孔が１６の電流路を流れて直接１２に流れ込
むので、１３の低濃度半導体層を通過して１２に
流れ込む第３図の場合に比較してチヤンネル抵抗
を小さくすることができる。
第４図において、１２として高濃度Ｎ形GaAs
基板を用いた場合には、１９，１９′をAu／Zn、
１８をAuGe／Niと置き換えることにより、前述
のように２０の２次元正孔ガスへの効率の良いゲ
ートバイアス電圧印加、チヤンネル抵抗の軽減が
実現できる。
基板を用いた場合には、１９，１９′をAu／Zn、
１８をAuGe／Niと置き換えることにより、前述
のように２０の２次元正孔ガスへの効率の良いゲ
ートバイアス電圧印加、チヤンネル抵抗の軽減が
実現できる。
（発明の効果）
以上説明したように従来のデバイス技術、製造
技術では不可能であつたps（10-2秒）領域の動作
速度が本発明の素子では実現できることから、本
発明の素子は、超高速論理ICや超高速の増幅，
発振素子として応用できる効果を有する。
技術では不可能であつたps（10-2秒）領域の動作
速度が本発明の素子では実現できることから、本
発明の素子は、超高速論理ICや超高速の増幅，
発振素子として応用できる効果を有する。
第１図は従来の高移動度電界効果トランジスタ
の断面図、第２図は従来の埋込金属ゲート電界効
果トランジスタの断面図、第３図は本発明の超短
ゲート電界効果トランジスタの実施例、第４図は
本発明の超短ゲート電界効果トランジスタの他の
実施例を示す。 １……半絶縁性、GaAs基板、２……アンドー
プGaAs層、３……高濃度Ｎ形AlGaAs層、４…
…ゲート電極、５……ソース電極、６……ドレイ
ン電極、７……高濃度Ｎ形半導体、８，８′……
低濃度Ｎ形半導体、９……金属ゲート、１０……
高濃度Ｎ形半導体、１１……電流路（チヤネ
ル）、１２……高濃度Ｐ形GaAs、１３……低濃度
P-形GaAs、１４……アンドープAlxGa(1-X)As
（ｘ＝0.3〜0.5）、１６……P-領域、１６′……Ｐ
形半導体、１７……P+領域、１８，１９，２１
……オーム性電極、２０……２次元電子ガス層、
１９′……合金化した領域。
の断面図、第２図は従来の埋込金属ゲート電界効
果トランジスタの断面図、第３図は本発明の超短
ゲート電界効果トランジスタの実施例、第４図は
本発明の超短ゲート電界効果トランジスタの他の
実施例を示す。 １……半絶縁性、GaAs基板、２……アンドー
プGaAs層、３……高濃度Ｎ形AlGaAs層、４…
…ゲート電極、５……ソース電極、６……ドレイ
ン電極、７……高濃度Ｎ形半導体、８，８′……
低濃度Ｎ形半導体、９……金属ゲート、１０……
高濃度Ｎ形半導体、１１……電流路（チヤネ
ル）、１２……高濃度Ｐ形GaAs、１３……低濃度
P-形GaAs、１４……アンドープAlxGa(1-X)As
（ｘ＝0.3〜0.5）、１６……P-領域、１６′……Ｐ
形半導体、１７……P+領域、１８，１９，２１
……オーム性電極、２０……２次元電子ガス層、
１９′……合金化した領域。
Claims (1)
- 【特許請求の範囲】 １ 高濃度Ｐ形の第１の半導体上に低濃度Ｐ形の
第２の半導体を形成し、前記の第２の半導体上に
不純物を添加しない、かつ前記の第１，第２の半
導体よりも禁制帯エネルギー幅の大きい第３の半
導体を形成し、前記の第３の半導体上に高濃度Ｎ
形の第３の半導体と同じ第４の半導体を形成して
なる多層構造を有し、前記の第２と第３の半導体
の界面の第２の半導体側に形成される極めて薄い
２次元電子ガス層と、前記の第２及び第３の半導
体領域内に形成された低濃度Ｐ形の第５の半導体
と、前記の第５の半導体上で、かつ第３と第４の
半導体領域内に形成された高濃度Ｐ形の第６の半
導体とを設け、前記の２次元電子ガス層をゲート
とし、前記の第６の半導体及び第１の半導体をソ
ース，ドレインとすることを特徴とする超短ゲー
ト電界効果トランジスタ。 ２ 高濃度Ｎ形の第１の半導体上に低濃度Ｎ形の
第２の半導体を形成し、前記の第２の半導体上に
不純物を添加しない、かつ前記の第１，第２の半
導体よりも禁制帯エネルギー幅の大きい第３の半
導体を形成し、前記の第３の半導体上に高濃度Ｐ
形の第３の半導体と同じ第４の半導体を形成して
なる多層構造において、前記の第２及び第３の半
導体の界面の第２の半導体側に形成される極めて
薄い２次元正孔ガス層と、前記の第２及び第３の
半導体の領域内に形成された低濃度Ｎ形の第５の
半導体と、前記の第５の半導体上で、かつ前記の
第３及び第４の半導体の領域内に形成された高濃
度Ｎ形の第６の半導体とを設け、前記の２次元正
孔ガス層をゲートとし、前記の第６及び第１の半
導体をソース，ドレインとすることを特徴とする
超短ゲート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458282A JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458282A JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984580A JPS5984580A (ja) | 1984-05-16 |
| JPS6255316B2 true JPS6255316B2 (ja) | 1987-11-19 |
Family
ID=16326938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19458282A Granted JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984580A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5955073A (ja) * | 1982-09-24 | 1984-03-29 | Fujitsu Ltd | 半導体装置 |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
-
1982
- 1982-11-08 JP JP19458282A patent/JPS5984580A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984580A (ja) | 1984-05-16 |
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