JPS5984580A - 超短ゲ−ト電界効果トランジスタ - Google Patents
超短ゲ−ト電界効果トランジスタInfo
- Publication number
- JPS5984580A JPS5984580A JP19458282A JP19458282A JPS5984580A JP S5984580 A JPS5984580 A JP S5984580A JP 19458282 A JP19458282 A JP 19458282A JP 19458282 A JP19458282 A JP 19458282A JP S5984580 A JPS5984580 A JP S5984580A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- type
- semiconductors
- mentioned
- semi
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 93
- 239000012535 impurity Substances 0.000 claims abstract description 18
- 239000004047 hole gas Substances 0.000 claims description 4
- 230000005533 two-dimensional electron gas Effects 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 4
- 239000012159 carrier gas Substances 0.000 abstract description 3
- 239000004020 conductor Substances 0.000 abstract description 2
- 230000003287 optical effect Effects 0.000 abstract 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000010931 gold Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 241000123069 Ocyurus chrysurus Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000004313 glare Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000276 sedentary effect Effects 0.000 description 1
- 210000002784 stomach Anatomy 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（座業上の利用′分野〕
本発明は、超重周波で動作するとともに超高速動作も行
う尚１１白１しの超短ケート電界効果トランジスタに関
するものである。
う尚１１白１しの超短ケート電界効果トランジスタに関
するものである。
（従来技術）
従来の超尚周波動作全目的とした電界効果トランジスタ
（以−トＦＥＴと１９）には、尚移動風２仄元電子カス
ＦＥＴ 、埋込金縞形Ｆ Ｅ ’ｒがりる。これらの特
徴及び人魚を次に説明する。
（以−トＦＥＴと１９）には、尚移動風２仄元電子カス
ＦＥＴ 、埋込金縞形Ｆ Ｅ ’ｒがりる。これらの特
徴及び人魚を次に説明する。
第１図は従来の篩移動度Ｆ Ｅ Ｔの断面図盆示ター。
図にあ・い′ｔ１は半絶縁性ＧａＡｓ基板、２は不純物
金姫加しないＧａＡＳ層（ｎ−または’９−）、３は＾
イ１濃度Ｎ形ＡＡＸ Ｇａ（１−Ｘ ） Ａ８層（Ｘ
＝０．３〜０．５）、４はＡｌ！等のケート電極、５と
６はＡｕＧｅ、／Ｎｉ等のオーム性のソース及びドレイ
ン電極である。２と３の半導体の界凹に２いて、禁制帯
幅の広い３の半導体のＮ形不純物エネルキ準位が２の伝
棉帝のエイ・ルキ準位よシ尚く、３のＮ形不純物からの
′６十は２と３の界Ｌｌｉｌの２１１１ＩＫｌ＆槓ち扛
２次７ｃ奄ナカス（図中ａで示す）を形成する。この２
仄冗−寸ガスは、もともと不純物の少ないＧａＡＳ 内
に存在するので尚電す移動度か達成でさ、常温で５００
０〜１０，０００ｃｙ＋ｌ／ ｖ、 Ｓ 、 ７７ Ｋ
で１００．０００〜３００，０００ｃｉ／ Ｖ、Ｓか倚
らｔしる。この２次７ｃ電子カスケケートＶこ印加する
′電圧によりその直１にできる空乏層葡伸縮して、ドレ
イン。
金姫加しないＧａＡＳ層（ｎ−または’９−）、３は＾
イ１濃度Ｎ形ＡＡＸ Ｇａ（１−Ｘ ） Ａ８層（Ｘ
＝０．３〜０．５）、４はＡｌ！等のケート電極、５と
６はＡｕＧｅ、／Ｎｉ等のオーム性のソース及びドレイ
ン電極である。２と３の半導体の界凹に２いて、禁制帯
幅の広い３の半導体のＮ形不純物エネルキ準位が２の伝
棉帝のエイ・ルキ準位よシ尚く、３のＮ形不純物からの
′６十は２と３の界Ｌｌｉｌの２１１１ＩＫｌ＆槓ち扛
２次７ｃ奄ナカス（図中ａで示す）を形成する。この２
仄冗−寸ガスは、もともと不純物の少ないＧａＡＳ 内
に存在するので尚電す移動度か達成でさ、常温で５００
０〜１０，０００ｃｙ＋ｌ／ ｖ、 Ｓ 、 ７７ Ｋ
で１００．０００〜３００，０００ｃｉ／ Ｖ、Ｓか倚
らｔしる。この２次７ｃ電子カスケケートＶこ印加する
′電圧によりその直１にできる空乏層葡伸縮して、ドレ
イン。
ソース間に流れる２次元電子カスに基りく電流音制御す
ることかできる。この構造に２いてゲート電極は、ホト
加工したレジスト音用いて、Ｍ金属のリフトオフ工程あ
るいはＭ金属の化♀的エツチングにより形成さｔしる。
ることかできる。この構造に２いてゲート電極は、ホト
加工したレジスト音用いて、Ｍ金属のリフトオフ工程あ
るいはＭ金属の化♀的エツチングにより形成さｔしる。
この場合、ゲート長ＬＧ はホト加工精度で制限さノシ
、最Ｗｒの技術ケ利用しても０．５μｍ以上となる欠点
ケ有する。
、最Ｗｒの技術ケ利用しても０．５μｍ以上となる欠点
ケ有する。
また第２図は埋込企画グー） Ｆ Ｅ Ｔの基本構造の
断面図でるる。−７は高濃度Ｎ形半導体、８゜８′は低
湿度Ｎ形半導体、９はＷ等の金属ゲート、ｌＯは尚濃曵
Ｎ形半碑体でめる。ｌＯをソース、７全ドレインとし又
、ドレインとソース間にドレイン側が正のバイアスとな
るように′電圧全印加し、ゲートとソース間にケートが
負の侶、＋ｊを印加すると９のゲート電極周辺から延び
る空乏層により、ドレインとソース間’ｔｒ ＮれるＴ
ＩＥ流の通路（チャネル） １１０部分の幅會制御する
ことにより動作するＦＥＴである。この埋込金属ケート
Ｆ Ｅ Ｔでは実効ゲート長は金属ゲート９の厚さＬＧ
′ｃ必Ｖ）ｏ、１〜０．５μｍ程度のきわめて短いもの
が出来る。但し製作する際、高濃度Ｎ形半導体上に低湿
度Ｎ形半導体８をエピタキシャル成長し、その上にＷ等
の金緬箪極９をホト加工により形成した後、低濃度半導
体８′ヲエビタキシャル成長し、その上に高濃度Ｎ形半
導体１（１エピタキシヤル成長して製作する３、金＃Ａ
９の上への半導体のエピタキシャル成長は非′ｋに困
難な技術であシ、また蛍踊９に挾ま７１．たぜ１い頭載
のエピタキシャル成長も困難な技術であシ、艮買な低蹟
度Ｎ形半導体８′葡＋ｑる技術が非常に舷Ｅ−Ｌ ＜
、この構造の高性能Ｆ Ｅ Ｔは１だ実説さＢでいない
。丑た、実効ゲート長は縦の♀属の厚さＬＧであるか、
９の周辺はすべてゲート人力Ｂ ｉｆｆ、となり、キャ
リア走行時間は小さいか、信号入力に対する寄生′６量
か大きく、特性はその分たけ恕くなる。
断面図でるる。−７は高濃度Ｎ形半導体、８゜８′は低
湿度Ｎ形半導体、９はＷ等の金属ゲート、ｌＯは尚濃曵
Ｎ形半碑体でめる。ｌＯをソース、７全ドレインとし又
、ドレインとソース間にドレイン側が正のバイアスとな
るように′電圧全印加し、ゲートとソース間にケートが
負の侶、＋ｊを印加すると９のゲート電極周辺から延び
る空乏層により、ドレインとソース間’ｔｒ ＮれるＴ
ＩＥ流の通路（チャネル） １１０部分の幅會制御する
ことにより動作するＦＥＴである。この埋込金属ケート
Ｆ Ｅ Ｔでは実効ゲート長は金属ゲート９の厚さＬＧ
′ｃ必Ｖ）ｏ、１〜０．５μｍ程度のきわめて短いもの
が出来る。但し製作する際、高濃度Ｎ形半導体上に低湿
度Ｎ形半導体８をエピタキシャル成長し、その上にＷ等
の金緬箪極９をホト加工により形成した後、低濃度半導
体８′ヲエビタキシャル成長し、その上に高濃度Ｎ形半
導体１（１エピタキシヤル成長して製作する３、金＃Ａ
９の上への半導体のエピタキシャル成長は非′ｋに困
難な技術であシ、また蛍踊９に挾ま７１．たぜ１い頭載
のエピタキシャル成長も困難な技術であシ、艮買な低蹟
度Ｎ形半導体８′葡＋ｑる技術が非常に舷Ｅ−Ｌ ＜
、この構造の高性能Ｆ Ｅ Ｔは１だ実説さＢでいない
。丑た、実効ゲート長は縦の♀属の厚さＬＧであるか、
９の周辺はすべてゲート人力Ｂ ｉｆｆ、となり、キャ
リア走行時間は小さいか、信号入力に対する寄生′６量
か大きく、特性はその分たけ恕くなる。
（）ｊろ明の目的）
本発明は、蛍橋の上のエピタキシャル成長が困難な点及
びゲート長がホト加工珀度や金属の厚部で制限さｎる欠
点葡除去するため、ゲート電極として第１図のような多
層半導体の界面に生じる二次元キャリアガス層全利用し
、実効ゲート長をこの二次元キャリアカスの厚さく約１
００λ以下）程度まで小さくすること全特徴とするもの
で従来の各稙ＦＥＴよυも１惰〜２桁以上の高周波特性
及び超高速特性を得ることケ目的とするものでろる。
びゲート長がホト加工珀度や金属の厚部で制限さｎる欠
点葡除去するため、ゲート電極として第１図のような多
層半導体の界面に生じる二次元キャリアガス層全利用し
、実効ゲート長をこの二次元キャリアカスの厚さく約１
００λ以下）程度まで小さくすること全特徴とするもの
で従来の各稙ＦＥＴよυも１惰〜２桁以上の高周波特性
及び超高速特性を得ることケ目的とするものでろる。
（発明の構成）
前記の目的を達成するため、本発明は篩澁度Ｐ形の第１
の半導体上に低碇度Ｐ形の第２の半纏体ケ形成し又前記
の第２の半導体上に不純物盆隙加しない、かつ前記の第
１．第２の半導体よりも県制帯エネルキー幅の大きい第
３の半導体を形成し、前記の第３の半導体上に高濃度Ｎ
形の第３の半導体と同じ第４の半導体ｒ形成しでなる多
層構造を市し、前記の第２と第３の半導体の界面の第２
の半導体側に形成さｒしる極めて薄い２次ノし電ナガス
層と、前記の第２及び第３の半導体領域内に形成さＩし
た低ｍ展Ｐ形の第５の半導体と、前ｌ已の第５の半導体
上で、かつ第３と第４の半導体領域内に形成さｆ′Ｌ、
た高濃度Ｐ）しの第６の半導体とｔ設け、前記の２次元
電士ガス層ケケートとし、前記の第６の半導体及び第１
の半導体音ソース、ドレインとすることケ特徴とする超
短ケート寛界効呆トランジスタ奮発明の較旨とするもの
でるる。
の半導体上に低碇度Ｐ形の第２の半纏体ケ形成し又前記
の第２の半導体上に不純物盆隙加しない、かつ前記の第
１．第２の半導体よりも県制帯エネルキー幅の大きい第
３の半導体を形成し、前記の第３の半導体上に高濃度Ｎ
形の第３の半導体と同じ第４の半導体ｒ形成しでなる多
層構造を市し、前記の第２と第３の半導体の界面の第２
の半導体側に形成さｒしる極めて薄い２次ノし電ナガス
層と、前記の第２及び第３の半導体領域内に形成さＩし
た低ｍ展Ｐ形の第５の半導体と、前ｌ已の第５の半導体
上で、かつ第３と第４の半導体領域内に形成さｆ′Ｌ、
た高濃度Ｐ）しの第６の半導体とｔ設け、前記の２次元
電士ガス層ケケートとし、前記の第６の半導体及び第１
の半導体音ソース、ドレインとすることケ特徴とする超
短ケート寛界効呆トランジスタ奮発明の較旨とするもの
でるる。
さらに本発明は高良度Ｎ形の第１の半導体上に低眼度Ｎ
形の第２の半導体ｒ形成し、前記の半畳体上に不純物を
姉加しない、かつ前記の第１、第２の半導体よシも禁制
帝エネルギー幅の太さい第３０半岑体を形成し、前記の
第３の半導体上に高綜展Ｐ形の第３の半導体と同じ第４
の十Ｍ）体音形成してなる多層構造に２いて、前記の第
２及び第３の半導体の界面の第２の半導体側に形成さｒ
しる極めて薄い２次元正孔ガス層と、前記の第２及び第
３の半導体の領域内に形成された低讃度Ｎ形の第５の半
導体と、前記の第５の半導体上で、かつ前記の第３及び
第４の半導体の領域内に形成され１ヒ高畝度Ｎ形の第６
の半導体と？設け、前記の２次元止孔カス層會ゲートと
し、前記の第６及び第１の半導体音ソース、ドレインと
することを特徴とする超短ゲート電界効果トランジスタ
ケ発明の髪旨とするものである。
形の第２の半導体ｒ形成し、前記の半畳体上に不純物を
姉加しない、かつ前記の第１、第２の半導体よシも禁制
帝エネルギー幅の太さい第３０半岑体を形成し、前記の
第３の半導体上に高綜展Ｐ形の第３の半導体と同じ第４
の十Ｍ）体音形成してなる多層構造に２いて、前記の第
２及び第３の半導体の界面の第２の半導体側に形成さｒ
しる極めて薄い２次元正孔ガス層と、前記の第２及び第
３の半導体の領域内に形成された低讃度Ｎ形の第５の半
導体と、前記の第５の半導体上で、かつ前記の第３及び
第４の半導体の領域内に形成され１ヒ高畝度Ｎ形の第６
の半導体と？設け、前記の２次元止孔カス層會ゲートと
し、前記の第６及び第１の半導体音ソース、ドレインと
することを特徴とする超短ゲート電界効果トランジスタ
ケ発明の髪旨とするものである。
次に本発明の実施例葡硝付図面について説明する。な２
実施例ｔよ一つの例示でろって、本発明の精神盆逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は百う丑でもない。
実施例ｔよ一つの例示でろって、本発明の精神盆逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は百う丑でもない。
第３図は本発明の一笑施例であって、図におい″Ｃ１２
は茜線度Ｐ形’ＧａＡ３でめシ、その不純物函度はｌ（
Ｊ’５ａａ−３〜１０”ｍ−” ’Ｔ：厚さは５０〜３
００１１ｍ テある。１３は低濃反Ｐ−形ＧａＡｓ ′
ｃめシ、その不純物濃度は１０”ｍ−”以下で厚さは３
００〜５０００＾である。１４は不純物全添加しないア
ンドーズＡｌＸＧ＆Ｃ□−２）Ａ８（ｘ ＝ ０．３〜
０．５ ） ’Ｔ：；Ｊｂす、その厚さは５０〜１００
λである。１５は高濃Ｋ Ｎ” ’Ｂ９ ＡｔＸＧａ（
□−，） Ａｓ （ｘ 〜０．３〜０．５ ） −Ｃｈ
Ｆ）、ソＩ／） 不純４１ 濃度Ｂ 〜１０ ′８ａ
ｒｉ’である。１６は低濃度Ｐ−形の電域であシ、１５
の表面からのＢｅやＺｎ等のＰ形不純物の拡散またはイ
オン注入により形成するものである。また１７は高饋度
Ｖ形の領域であり、１５の表面からのＢｅやＺｌｌ等の
Ｐ形不純物の拡散丑たはイオン注入によシ形成ターるも
のである。１４ 、１５の八Ｇへ□−エ）Ａ８の仏、Ｓ
帝エネルキー準位は１３のＧａＡｓの伝導帯エイ・ルキ
ー準位より ０．３〜０．５ ｅＶ ＋４ ＜、゛よた
１５内のＮ形不糾物のエネルギー準位もＧａＡｓの伝導
帯よシｈい位置にあり、１５内のＮ形不純物からの電す
は１４と１３との界面の１３のＧａＡｓ側に移動し、２
０で乃くす所にされめて薄い２次元電子ガス層企形成す
る。この２次元電子カスは低濃度のＧａＡｓ内にりシ、
７７にの低温では、その移動度は１〜３ Ｘ １０’
ｃｎｌ／ Ｖ、 Ｓにも達する。こ扛は、２次７Ｃ電子
カス碗度會１０ ”ｃｎｒ−”とす扛は、比抵抗ρＧ＝
２〜６ Ｘ １０−’Ω・ｍに相当する。１ことえはＷ
の比抵抗は５．４８ Ｘ １０−８Ωａｍ 、 ｐｔの
比抵抗は１．０ＸＩＯ−’、Ｑ°１でめシ、２ 次元電
子ｊｊ ス層ｉｆ Ｗ ９ Ｐｔなどの金属導体と同程
贋の比抵抗である。本発明では、この２次元電子カス層
が艮好な導体の性質を肩すること、この層は５０〜１０
０λ程度のされめて薄い層であることに看目し、２次元
電子カス層２０をゲートとして作用させること全特徴と
する。電流路は１６のＰ−領域であり、ソースか１７０
Ｐ＋領域、ドレインが１２のＰ＋領域であシ、正孔がソ
ース１７から注入されＰ−領域１６を通過してドレイン
１２に流れ込む。２次７ｃ電子ガス層のケートにアンド
ーグＡｔｘＧ＆（１、）Ａ８１４及び商濃匿マ形ＡｔＸ
Ｇａ（ト幻Ａａ １５を通して印加さ扛る正のゲートバ
イアスにより、２次元電子カス層２ｏがＰ−領域１６に
接する部分がらＰ−領域内に延ひた空乏）偏によシ、電
流路を通過する正孔電流が、制御さ扛て動ｒトフーる。
は茜線度Ｐ形’ＧａＡ３でめシ、その不純物函度はｌ（
Ｊ’５ａａ−３〜１０”ｍ−” ’Ｔ：厚さは５０〜３
００１１ｍ テある。１３は低濃反Ｐ−形ＧａＡｓ ′
ｃめシ、その不純物濃度は１０”ｍ−”以下で厚さは３
００〜５０００＾である。１４は不純物全添加しないア
ンドーズＡｌＸＧ＆Ｃ□−２）Ａ８（ｘ ＝ ０．３〜
０．５ ） ’Ｔ：；Ｊｂす、その厚さは５０〜１００
λである。１５は高濃Ｋ Ｎ” ’Ｂ９ ＡｔＸＧａ（
□−，） Ａｓ （ｘ 〜０．３〜０．５ ） −Ｃｈ
Ｆ）、ソＩ／） 不純４１ 濃度Ｂ 〜１０ ′８ａ
ｒｉ’である。１６は低濃度Ｐ−形の電域であシ、１５
の表面からのＢｅやＺｎ等のＰ形不純物の拡散またはイ
オン注入により形成するものである。また１７は高饋度
Ｖ形の領域であり、１５の表面からのＢｅやＺｌｌ等の
Ｐ形不純物の拡散丑たはイオン注入によシ形成ターるも
のである。１４ 、１５の八Ｇへ□−エ）Ａ８の仏、Ｓ
帝エネルキー準位は１３のＧａＡｓの伝導帯エイ・ルキ
ー準位より ０．３〜０．５ ｅＶ ＋４ ＜、゛よた
１５内のＮ形不糾物のエネルギー準位もＧａＡｓの伝導
帯よシｈい位置にあり、１５内のＮ形不純物からの電す
は１４と１３との界面の１３のＧａＡｓ側に移動し、２
０で乃くす所にされめて薄い２次元電子ガス層企形成す
る。この２次元電子カスは低濃度のＧａＡｓ内にりシ、
７７にの低温では、その移動度は１〜３ Ｘ １０’
ｃｎｌ／ Ｖ、 Ｓにも達する。こ扛は、２次７Ｃ電子
カス碗度會１０ ”ｃｎｒ−”とす扛は、比抵抗ρＧ＝
２〜６ Ｘ １０−’Ω・ｍに相当する。１ことえはＷ
の比抵抗は５．４８ Ｘ １０−８Ωａｍ 、 ｐｔの
比抵抗は１．０ＸＩＯ−’、Ｑ°１でめシ、２ 次元電
子ｊｊ ス層ｉｆ Ｗ ９ Ｐｔなどの金属導体と同程
贋の比抵抗である。本発明では、この２次元電子カス層
が艮好な導体の性質を肩すること、この層は５０〜１０
０λ程度のされめて薄い層であることに看目し、２次元
電子カス層２０をゲートとして作用させること全特徴と
する。電流路は１６のＰ−領域であり、ソースか１７０
Ｐ＋領域、ドレインが１２のＰ＋領域であシ、正孔がソ
ース１７から注入されＰ−領域１６を通過してドレイン
１２に流れ込む。２次７ｃ電子ガス層のケートにアンド
ーグＡｔｘＧ＆（１、）Ａ８１４及び商濃匿マ形ＡｔＸ
Ｇａ（ト幻Ａａ １５を通して印加さ扛る正のゲートバ
イアスにより、２次元電子カス層２ｏがＰ−領域１６に
接する部分がらＰ−領域内に延ひた空乏）偏によシ、電
流路を通過する正孔電流が、制御さ扛て動ｒトフーる。
ゲート長り。は２次元電子ガス層の厚さで決まシ、ｌｏ
ｏ＾以下でるる。・従って胃電界での正孔の飽オ■速度
ｋ ５ Ｘ １０’ ｃｍ／ ｓと仮定すれは、走行時
間は０．２ ｐｓとなる。Ｐ−狽域側への２次元′電子
ガス層の端からの空乏層の拡がりの２次元的なもの金考
應、しても、１４と１３との層の厚さ以−トの走行距離
となる。このよりな２（Ｋ）し的ｌｊ、望之層拡かシが
無視できない場合にあ゛いても、アンドーグＡｔＸＧａ
（１−Ｘ ） Ａｓ １４と低ａｔＷＰ−形ＧａＡｓ
１３と奮合わせた厚き盆、１０００＾程度にすることは
容易で必９、このときの走行時間は２ｐｓとなる。従っ
て本素子はｐＳ（１０”２ｓｅｃ ）のオークで動作す
ることができ、従来のＦ Ｅ Ｔよりも１桁〜２桁以上
の尚速動作をｎ」能とするものである。な＄”１８ 、
１９ 、２１はそれぞｉＬの半導体への、オーミック電
極に相当するものである。
ｏ＾以下でるる。・従って胃電界での正孔の飽オ■速度
ｋ ５ Ｘ １０’ ｃｍ／ ｓと仮定すれは、走行時
間は０．２ ｐｓとなる。Ｐ−狽域側への２次元′電子
ガス層の端からの空乏層の拡がりの２次元的なもの金考
應、しても、１４と１３との層の厚さ以−トの走行距離
となる。このよりな２（Ｋ）し的ｌｊ、望之層拡かシが
無視できない場合にあ゛いても、アンドーグＡｔＸＧａ
（１−Ｘ ） Ａｓ １４と低ａｔＷＰ−形ＧａＡｓ
１３と奮合わせた厚き盆、１０００＾程度にすることは
容易で必９、このときの走行時間は２ｐｓとなる。従っ
て本素子はｐＳ（１０”２ｓｅｃ ）のオークで動作す
ることができ、従来のＦ Ｅ Ｔよりも１桁〜２桁以上
の尚速動作をｎ」能とするものである。な＄”１８ 、
１９ 、２１はそれぞｉＬの半導体への、オーミック電
極に相当するものである。
第３図に寂いで、１２ ’ｅ Ａ 磯Ｕ Ｎ形ＧａＡｓ
、１３紫低睨度Ｎ−形ＧａＡＳＸ１４を不純物を冷加し
ないＡｔＸＧａ（１−Ｘ）Ａｓ （Ｘ ＝ Ｕ−３〜０
．５）、ｌ” ｋ Ｍ １ａｉｐ＋形ＡｊＸＧａ（１−
Ｘ）Ａｓ ｚ１６ ｋ低ｍｗＮ−形の領域、１７忙高龜
度Ｎ＋形の値域とした場合、２００部分にｔユ２次兄止
孔カス層が生じ、これ【ゲートとして用い、１６の領域
の電子に基つく電流路と２次几正孔ガス鳩の端から延び
る空乏層によ多制御することによｐｌきわめて短いゲー
ト長のＦＥＴとして動作３ぜることかできる。
、１３紫低睨度Ｎ−形ＧａＡＳＸ１４を不純物を冷加し
ないＡｔＸＧａ（１−Ｘ）Ａｓ （Ｘ ＝ Ｕ−３〜０
．５）、ｌ” ｋ Ｍ １ａｉｐ＋形ＡｊＸＧａ（１−
Ｘ）Ａｓ ｚ１６ ｋ低ｍｗＮ−形の領域、１７忙高龜
度Ｎ＋形の値域とした場合、２００部分にｔユ２次兄止
孔カス層が生じ、これ【ゲートとして用い、１６の領域
の電子に基つく電流路と２次几正孔ガス鳩の端から延び
る空乏層によ多制御することによｐｌきわめて短いゲー
ト長のＦＥＴとして動作３ぜることかできる。
本発明のＦＥＴの実効ゲート長り。１ｌ−Ｌ、前述のよ
うＫ１００Ａ捏匣、゛よた、篩級度半導体に挾ま７した
低磯度十褥体の電流路の氏さは１０００ Ａ程度まで小
さくでき、この半導体の電子や正孔のキャリアの平均自
由行程よシ小芒くなシ、真空中のキャリアのようＶｃ−
電界Ｅに比例して、キャリア速度Ｖか増加し、通常半導
体内で衝突？繰返しながら走行するキャリアの飽第１」
速度ｖ８よシ、キャリア連ａｈ″電界により太きくする
ことができる特徴ケイＪしている（弾道形キャリア輸送
現象として知ら！している）。本発明のＦ’ＥＴは、ゲ
ート長がきわめて小６くできることから、との弾導形キ
ャリア軸送に逸した構造になってお９、前述の例でキャ
リアの飽第１」速度？仮足して導出した走行時間２ ｐ
ｓは、キャリアの弾速形輸送効果によシ、高電界下でさ
らに小さくでき、０．１〜１ ｐｓ憤域の素子動作か可
能となる。
うＫ１００Ａ捏匣、゛よた、篩級度半導体に挾ま７した
低磯度十褥体の電流路の氏さは１０００ Ａ程度まで小
さくでき、この半導体の電子や正孔のキャリアの平均自
由行程よシ小芒くなシ、真空中のキャリアのようＶｃ−
電界Ｅに比例して、キャリア速度Ｖか増加し、通常半導
体内で衝突？繰返しながら走行するキャリアの飽第１」
速度ｖ８よシ、キャリア連ａｈ″電界により太きくする
ことができる特徴ケイＪしている（弾道形キャリア輸送
現象として知ら！している）。本発明のＦ’ＥＴは、ゲ
ート長がきわめて小６くできることから、との弾導形キ
ャリア軸送に逸した構造になってお９、前述の例でキャ
リアの飽第１」速度？仮足して導出した走行時間２ ｐ
ｓは、キャリアの弾速形輸送効果によシ、高電界下でさ
らに小さくでき、０．１〜１ ｐｓ憤域の素子動作か可
能となる。
以上の読切では、１２ 、１３ ｆ ＧａＡｓ半導・体
、１４゜１５をＡｔＧａＡｓ半導体とした場会全例にし
た実施例であるが、１２ 、１３ ｋ ＩｎＰ糸、１４
、１５２ ｕＩｎＡｓ糸とする場合も同様な素子が実
現可能である。
、１４゜１５をＡｔＧａＡｓ半導体とした場会全例にし
た実施例であるが、１２ 、１３ ｋ ＩｎＰ糸、１４
、１５２ ｕＩｎＡｓ糸とする場合も同様な素子が実
現可能である。
これらの半導体に心安な条件は、１２ 、１３ 、１４
。
。
１５相互１ト）Ｊのイ・６子整合が十分取ｔ′と、１４
．．１５の半導体の禁制蛍幅が１２ 、１３の半導体の
ものよシ大きいことであり、この条件を満すすべての半
導体で不発明の素子は実説できる。
．．１５の半導体の禁制蛍幅が１２ 、１３の半導体の
ものよシ大きいことであり、この条件を満すすべての半
導体で不発明の素子は実説できる。
第４図は本発明の他の実施例を示す。結晶及び多層構造
は第３図と同様であり、第３図と同じ符号は同一のもの
２示す。１２として高一度Ｐ形ＧａＡｓ ｋ用いた場合
について訛りコする。１９は１７上のオーミック性電極
であシ、第３図の場合、１５ 、１４の半導体’ｋｊ７
ｎＬで２次元電子ガス２０ヘケートバイアス電圧勿印加
した。第４図の素子では、オームａ 電極１９としてＡ
ｕＧｅ ／ Ｎｉ ７，１７用い、１５゜１４の厚さに
応した過当な時間４５０℃で熱処理することにより、Ａ
ｕＧｅ／ＮｉがＡ九ａＡ８中へ侵透して２０の２次元電
子ガス層のノシ「まで合金化させる。１９’はこの合金
化したゲート′Ｎ、極である。従つて本素子では２０の
２次元電子ガスへのゲートバイアス′電圧を効率良く外
部から印加することが可能でろる。また１６′はＰ形半
尋体であり、その不純物濃度として１０ ” ｃｍ−３
〜１０１７副−３のものがオリ用可能で必る。本素子で
はＰ形半導体１６が高蹟度Ｐ形半導体１２に達する構造
である特徴を有する。１７と１２は前述した第３図の場
合と同様高濃度Ｐ影領域でめる。１８はその上のオーム
性電極で必シ、Ａｕ／ｚｎの合金化したもの等金相いる
。
は第３図と同様であり、第３図と同じ符号は同一のもの
２示す。１２として高一度Ｐ形ＧａＡｓ ｋ用いた場合
について訛りコする。１９は１７上のオーミック性電極
であシ、第３図の場合、１５ 、１４の半導体’ｋｊ７
ｎＬで２次元電子ガス２０ヘケートバイアス電圧勿印加
した。第４図の素子では、オームａ 電極１９としてＡ
ｕＧｅ ／ Ｎｉ ７，１７用い、１５゜１４の厚さに
応した過当な時間４５０℃で熱処理することにより、Ａ
ｕＧｅ／ＮｉがＡ九ａＡ８中へ侵透して２０の２次元電
子ガス層のノシ「まで合金化させる。１９’はこの合金
化したゲート′Ｎ、極である。従つて本素子では２０の
２次元電子ガスへのゲートバイアス′電圧を効率良く外
部から印加することが可能でろる。また１６′はＰ形半
尋体であり、その不純物濃度として１０ ” ｃｍ−３
〜１０１７副−３のものがオリ用可能で必る。本素子で
はＰ形半導体１６が高蹟度Ｐ形半導体１２に達する構造
である特徴を有する。１７と１２は前述した第３図の場
合と同様高濃度Ｐ影領域でめる。１８はその上のオーム
性電極で必シ、Ａｕ／ｚｎの合金化したもの等金相いる
。
この場合１８，１７から注入される正孔が１６の電流路
金流扛て直接１．’ｊ ＶＣＫれ込むので、１３の低濃
度半々を体層を通過して１２に流扛込む第３図の場合に
比較してチャンネル抵抗葡小さくすることができる。
金流扛て直接１．’ｊ ＶＣＫれ込むので、１３の低濃
度半々を体層を通過して１２に流扛込む第３図の場合に
比較してチャンネル抵抗葡小さくすることができる。
第４図において、１２として高譲度Ｎ形ＧａＡｓ基板を
用いた場合には、１９．乃′金Ａｕ／ｌｎ％ １’！３
をＡｕＱｅ ／Ｎｉと置き換えることによシ、前述のよ
うに２０の２次元止孔ガスへの効率の良いゲートバイア
ス電圧印加、チャンネル抵抗の軽減が実現できる。
用いた場合には、１９．乃′金Ａｕ／ｌｎ％ １’！３
をＡｕＱｅ ／Ｎｉと置き換えることによシ、前述のよ
うに２０の２次元止孔ガスへの効率の良いゲートバイア
ス電圧印加、チャンネル抵抗の軽減が実現できる。
（発明の効果）
以上説明したように従来のナバイス技術、製造技術では
不可能でおったｐｓ （１０’−”秒）領域の動作速度
が本発明の素子では火現できることから、本発明の素子
は、超高速論理ＩＣや超高速の増１ｔＶａ 、発倣累子
として応用できる効果ケ有する。
不可能でおったｐｓ （１０’−”秒）領域の動作速度
が本発明の素子では火現できることから、本発明の素子
は、超高速論理ＩＣや超高速の増１ｔＶａ 、発倣累子
として応用できる効果ケ有する。
第１図は従来の畠＃動反電界効果トランジスタの断面図
、２８１Ｓ２図は従来の埋込金属ケート電界効呆トシン
ジスタの〜ｒ囲図、第３図は本発明の超短り゛−ト′喝
界効果トランジスタの実施例、第４図は本発明の超短ケ
ート電界効果トランジスタの他の実施例を示す。 １・・・・・・半絶縁性Ｑ＆Ａ８基板、２・・・・・・
アン−ドースＧａＡｓ層、３・・・・・・高濃度Ｎ形Ａ
んａＡｓ層、４・・・・・・ゲート電極、５・・・・・
・ソース電極、６・・・・・・ドレインｉｌｊ極、７・
・・・・・高濃度Ｎ形半導体、８ 、８’・・・・・・
低葭度Ｎ形半導体、９・・・・・・全編ケート、１０・
・・・・・高濃度Ｎ形半導体、ｌｌ・・・・・・′＃ｉ
ｆ、流路（チャネル１２・・・・・・高濃度Ｐ 形Ｇａ
Ａｓ 、 １３・・・・・・低濃度Ｐ−形ＧａＡｓ 、
１４ ＝−・−アンドープＡｔ、ｃＧａ（１−Ｘ）
Ａｓ （ｘ ＝ ｏ、ａ〜０．５）、１６・・・・・Ｐ
−領域、１６′・・・・・・Ｐ形半導体、１７・・・・
・・Ｐ＋憤域、１８，１９．２１・・・・・・オーム性
電極、２０・・・・・・２次元電子ガス層、１９′・・
・・・・合金化した領域。 特許出願人 日本電信電話公社 第１図 １１ Ｌ（３ 第３図 第４図
、２８１Ｓ２図は従来の埋込金属ケート電界効呆トシン
ジスタの〜ｒ囲図、第３図は本発明の超短り゛−ト′喝
界効果トランジスタの実施例、第４図は本発明の超短ケ
ート電界効果トランジスタの他の実施例を示す。 １・・・・・・半絶縁性Ｑ＆Ａ８基板、２・・・・・・
アン−ドースＧａＡｓ層、３・・・・・・高濃度Ｎ形Ａ
んａＡｓ層、４・・・・・・ゲート電極、５・・・・・
・ソース電極、６・・・・・・ドレインｉｌｊ極、７・
・・・・・高濃度Ｎ形半導体、８ 、８’・・・・・・
低葭度Ｎ形半導体、９・・・・・・全編ケート、１０・
・・・・・高濃度Ｎ形半導体、ｌｌ・・・・・・′＃ｉ
ｆ、流路（チャネル１２・・・・・・高濃度Ｐ 形Ｇａ
Ａｓ 、 １３・・・・・・低濃度Ｐ−形ＧａＡｓ 、
１４ ＝−・−アンドープＡｔ、ｃＧａ（１−Ｘ）
Ａｓ （ｘ ＝ ｏ、ａ〜０．５）、１６・・・・・Ｐ
−領域、１６′・・・・・・Ｐ形半導体、１７・・・・
・・Ｐ＋憤域、１８，１９．２１・・・・・・オーム性
電極、２０・・・・・・２次元電子ガス層、１９′・・
・・・・合金化した領域。 特許出願人 日本電信電話公社 第１図 １１ Ｌ（３ 第３図 第４図
Claims (1)
- 【特許請求の範囲】 Ｌｌｊ 高龜度Ｐ形の第ｌの半導体上に低磯展Ｐ形の
第２０千冑体ケ形成し、前記の第２０半専体上りこ不純
物ケ冷加しない、かつ前記の第ｌ、第２の半導体よシも
県制帝エイ・ルキー１１鴨の大きい第３の半導体乏・形
成し、前記の第３の半導体上に蘭限度Ｎ形の第３の半導
体と同じ第４の半導体を形成し１なる多崩栴危會弔し、
前記の第２と第３の半導体の界囲の第２の半導体１ｉｔ
ｌｌに形成さｊＬる４蛎め−Ｃ薄い２次元電ナガスＪ曽
と、前記の第２及び第３の半専体饋域内に形成された低
蒙度Ｐ形の第５の半導体と、前記の第５の半導体上で、
かつ第３と第４の半碑体饋域内に形成さオ′シ／ζ尚炭
吸Ｐ形の第６の半導体とｔ設け、ＮｉＪ記の２次ノＬ奄
ナカスノ曽葡ケートとし、前記の第６の半導体及び第ｌ
の半専体勿ソース、ドレインとすることｉ的像とする縮
短ケート電界効果トランジスタ。 （２） 高磯度Ｎ形の第ｌの半導体上に低濃此Ｎ形の
第２の半専体葡形成し、前９６の第２０半導体上に不純
物ケ添加しない、かつ前記の第１．第２の半導体よりも
禁制帯エネルギー幅の大きい第３の半導体を形成し、６
す記の第３の半導体上に尚ｒａ度Ｐ形の第３０半尋体と
同じ第４の半導体を形成してなる多層徊造にνいて、前
記の第２及び第３の半導体の領域内に形成さｔｔ、ｆｃ
ｔ濃度Ｎ形の第５の半導体と、前記の第５の半導体上で
、〃・つ前記の第３及び第４の半導体の領域内に形成さ
れた＾緘展Ｎ形の第６の半導体とｔ設り、前記の２次冗
正孔ガス）＠全ケートとし、前記の第６及び第ｌの半導
体をソース、ドレインと１−ることｔ％徴とする超短ケ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458282A JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458282A JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984580A true JPS5984580A (ja) | 1984-05-16 |
| JPS6255316B2 JPS6255316B2 (ja) | 1987-11-19 |
Family
ID=16326938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19458282A Granted JPS5984580A (ja) | 1982-11-08 | 1982-11-08 | 超短ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771324A (en) * | 1982-09-24 | 1988-09-13 | Fujitsu Limited | Heterojunction field effect device having an implanted region within a device channel |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
-
1982
- 1982-11-08 JP JP19458282A patent/JPS5984580A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4771324A (en) * | 1982-09-24 | 1988-09-13 | Fujitsu Limited | Heterojunction field effect device having an implanted region within a device channel |
| US5444016A (en) * | 1993-06-25 | 1995-08-22 | Abrokwah; Jonathan K. | Method of making ohmic contacts to a complementary III-V semiconductor device |
| US5606184A (en) * | 1995-05-04 | 1997-02-25 | Motorola, Inc. | Heterostructure field effect device having refractory ohmic contact directly on channel layer and method for making |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255316B2 (ja) | 1987-11-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5825049A (en) | Resonant tunneling device with two-dimensional quantum well emitter and base layers | |
| US4830980A (en) | Making complementary integrated p-MODFET and n-MODFET | |
| JPS59124171A (ja) | ２重ヘテロ接合ｆｅｔ | |
| JPS59193066A (ja) | Ｍｏｓ型半導体装置 | |
| US4249190A (en) | Floating gate vertical FET | |
| US3171042A (en) | Device with combination of unipolar means and tunnel diode means | |
| US3263095A (en) | Heterojunction surface channel transistors | |
| JP2008282878A (ja) | 半導体装置およびその製造方法 | |
| JPS5984580A (ja) | 超短ゲ−ト電界効果トランジスタ | |
| TW200304706A (en) | Thin film transistor, circuit device and liquid crystal display | |
| JPH10209174A (ja) | 接合型電界効果トランジスタ | |
| JPS6356710B2 (ja) | ||
| JPH1056076A (ja) | ｎチャネルとｐチャネルの両ＭＯＤＦＥＴの作製が可能な半導体ヘテロ構造およびＣＭＯＤＦＥＴ回路の製造方法 | |
| US4468851A (en) | Process for making a heterojunction source-drain insulated gate field-effect transistors utilizing diffusion to form the lattice | |
| US3405330A (en) | Remote-cutoff field effect transistor | |
| JPS5844771A (ja) | 接合形電界効果トランジスタおよびその製造方法 | |
| JP2655594B2 (ja) | 集積型半導体装置 | |
| JP2550375B2 (ja) | 半導体装置 | |
| US10128338B2 (en) | Semiconductors with increased carrier concentration | |
| JPH1032336A (ja) | 共振トンネル電界効果トランジスタ | |
| JPS61270873A (ja) | 半導体装置 | |
| JPH0131314B2 (ja) | ||
| JP2680821B2 (ja) | ヘテロ構造電界効果トランジスタ | |
| JPS62268165A (ja) | 電界効果トランジスタ | |
| JPS5925275A (ja) | 高移動度電界効果トランジスタ |