JPH10209174A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPH10209174A JPH10209174A JP9012364A JP1236497A JPH10209174A JP H10209174 A JPH10209174 A JP H10209174A JP 9012364 A JP9012364 A JP 9012364A JP 1236497 A JP1236497 A JP 1236497A JP H10209174 A JPH10209174 A JP H10209174A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
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Abstract
(57)【要約】
【課題】 接合型電界効果トランジスタにおいて、イン
パクトイオン化に対する耐圧を向上する。 【解決手段】 高い不純物濃度ＣD のｎ型のドレイン領
域及びソース領域に挟まれたｎ型のチャネル領域の上に
ｐ型のゲート領域が形成された接合型電界効果トランジ
スタにおいて、チャネル領域のドレイン領域との境界の
点Ｉ付近における不純物濃度Ｃ1 を、チャネル領域のソ
ース領域との境界の点Ｊ付近における不純物濃度Ｃ2 よ
り濃くし、チャネル領域内で不純物濃度がドレイン側に
向けてほぼ線形に増加するように設定する。ピンチオフ
点がソース側に移動して、ドレイン領域との境界部での
電界が小さくなる。
パクトイオン化に対する耐圧を向上する。 【解決手段】 高い不純物濃度ＣD のｎ型のドレイン領
域及びソース領域に挟まれたｎ型のチャネル領域の上に
ｐ型のゲート領域が形成された接合型電界効果トランジ
スタにおいて、チャネル領域のドレイン領域との境界の
点Ｉ付近における不純物濃度Ｃ1 を、チャネル領域のソ
ース領域との境界の点Ｊ付近における不純物濃度Ｃ2 よ
り濃くし、チャネル領域内で不純物濃度がドレイン側に
向けてほぼ線形に増加するように設定する。ピンチオフ
点がソース側に移動して、ドレイン領域との境界部での
電界が小さくなる。
Description
【０００１】
【発明の属する技術分野】本発明は、接合型電界効果ト
ランジスタに関し、特にインパクトイオン化に対する耐
圧を高めた接合型電界効果トランジスタに関する。
ランジスタに関し、特にインパクトイオン化に対する耐
圧を高めた接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】接合型電界効果トランジスタ（以下、
「ＪＦＥＴ」とも呼ぶ）は、ＭＯＳ型ＦＥＴに比べて表
面準位に起因する１／ｆノイズが少なく、基板バイアス
効果が小さいという特徴がある。また、バイポーラトラ
ンジスタに比べてゲートの入力インピーダンスが大きい
という特徴を有しているため、低ノイズ及び高ゲインが
要求されるアナログ回路のアンプ等に用いられている。
「ＪＦＥＴ」とも呼ぶ）は、ＭＯＳ型ＦＥＴに比べて表
面準位に起因する１／ｆノイズが少なく、基板バイアス
効果が小さいという特徴がある。また、バイポーラトラ
ンジスタに比べてゲートの入力インピーダンスが大きい
という特徴を有しているため、低ノイズ及び高ゲインが
要求されるアナログ回路のアンプ等に用いられている。
【０００３】図８は、従来のＪＦＥＴの一例を示し、こ
の図８において、ｎ型の半導体基板の表面にｐ型のゲー
ト領域１０２が形成され、その両側にそれぞれ高濃度の
ｎ型のソース領域１０４及びドレイン領域１０３が形成
されている。更に、ソース領域１０４及びドレイン領域
１０３を接続するように、ゲート領域１０２の底部にｎ
型のチャネル領域１０５が形成され、このチャネル領域
１０５の底部の領域、及びソース領域１０４とドレイン
領域１０３とを囲む領域にｐ型のバックゲート領域１０
６が形成されている。バックゲート領域１０６は表面の
ゲート領域１０２と電気的に接続されている。なお、図
８においては、半導体基板上の電極や層間絶縁膜等を省
略している。
の図８において、ｎ型の半導体基板の表面にｐ型のゲー
ト領域１０２が形成され、その両側にそれぞれ高濃度の
ｎ型のソース領域１０４及びドレイン領域１０３が形成
されている。更に、ソース領域１０４及びドレイン領域
１０３を接続するように、ゲート領域１０２の底部にｎ
型のチャネル領域１０５が形成され、このチャネル領域
１０５の底部の領域、及びソース領域１０４とドレイン
領域１０３とを囲む領域にｐ型のバックゲート領域１０
６が形成されている。バックゲート領域１０６は表面の
ゲート領域１０２と電気的に接続されている。なお、図
８においては、半導体基板上の電極や層間絶縁膜等を省
略している。
【０００４】そして、従来のＪＦＥＴでは、チャネル領
域１０５内での不純物（ここではｎ型）の濃度分布は、
ソース領域１０４からドレイン領域１０３にかけてほぼ
平坦であり、ソース領域１０４側及びドレイン領域１０
３側での濃度はほぼ同一であった。即ち、図８におい
て、ドレイン領域１０３内の点Ｑ、ドレイン領域１０３
とチャネル領域１０５との境界の点Ｒ、チャネル領域１
０５とソース領域１０４との境界の点Ｓ、及びソース領
域１０４内の点Ｔを結ぶ半導体基板の表面に平行な直線
を想定すると、この直線上でのｎ型の不純物の濃度分布
は、図１０の曲線１１２のようになる。
域１０５内での不純物（ここではｎ型）の濃度分布は、
ソース領域１０４からドレイン領域１０３にかけてほぼ
平坦であり、ソース領域１０４側及びドレイン領域１０
３側での濃度はほぼ同一であった。即ち、図８におい
て、ドレイン領域１０３内の点Ｑ、ドレイン領域１０３
とチャネル領域１０５との境界の点Ｒ、チャネル領域１
０５とソース領域１０４との境界の点Ｓ、及びソース領
域１０４内の点Ｔを結ぶ半導体基板の表面に平行な直線
を想定すると、この直線上でのｎ型の不純物の濃度分布
は、図１０の曲線１１２のようになる。
【０００５】図１０において、横軸は図８の点Ｑ〜点Ｔ
を結ぶ直線上の位置、縦軸は不純物の濃度（／ｃｍ3)を
表しており、この図１０の曲線１１２に示すように、不
純物濃度はドレイン領域１０３及びソース領域１０４の
内部では高い濃度ＣD であり、ドレイン領域１０３及び
ソース領域１０４とチャネル領域１０５とのそれぞれの
境界付近から急激に低下する。そして、点Ｒ〜点Ｓまで
のチャネル領域１０５の内部での濃度分布は、ほぼ一様
な低い濃度Ｃ5 となっている。なお、チャネル領域等で
の不純物の注入、又は拡散は通常上部から行われるた
め、上下方向には或る程度の不純物の濃度差が生じるこ
とがある。
を結ぶ直線上の位置、縦軸は不純物の濃度（／ｃｍ3)を
表しており、この図１０の曲線１１２に示すように、不
純物濃度はドレイン領域１０３及びソース領域１０４の
内部では高い濃度ＣD であり、ドレイン領域１０３及び
ソース領域１０４とチャネル領域１０５とのそれぞれの
境界付近から急激に低下する。そして、点Ｒ〜点Ｓまで
のチャネル領域１０５の内部での濃度分布は、ほぼ一様
な低い濃度Ｃ5 となっている。なお、チャネル領域等で
の不純物の注入、又は拡散は通常上部から行われるた
め、上下方向には或る程度の不純物の濃度差が生じるこ
とがある。
【０００６】以上のような構造の図８の従来のＪＦＥＴ
においては、ドレイン領域１０３とソース領域１０４と
の間にキャリアが流れるように所定のドレイン・ソース
間電圧Ｖｄｓを印加した状態で、ゲート領域１０２とソ
ース領域１０４との間に逆バイアスのゲート・ソース間
電圧Ｖｇｓが印加される。このゲート・ソース間電圧Ｖ
ｇｓによって、ドレイン領域１０３、チャネル領域１０
５、ソース領域１０４の拡散領域と上下のゲート領域１
０２及びバックゲート領域１０６の拡散領域との間の空
乏層１１１及び１０８の幅が制御されて、ソース・ドレ
イン間を流れる電流が制御される。
においては、ドレイン領域１０３とソース領域１０４と
の間にキャリアが流れるように所定のドレイン・ソース
間電圧Ｖｄｓを印加した状態で、ゲート領域１０２とソ
ース領域１０４との間に逆バイアスのゲート・ソース間
電圧Ｖｇｓが印加される。このゲート・ソース間電圧Ｖ
ｇｓによって、ドレイン領域１０３、チャネル領域１０
５、ソース領域１０４の拡散領域と上下のゲート領域１
０２及びバックゲート領域１０６の拡散領域との間の空
乏層１１１及び１０８の幅が制御されて、ソース・ドレ
イン間を流れる電流が制御される。
【０００７】また、ゲート・ソース間電圧Ｖｇｓは逆バ
イアスであるのに対して、通常ドレイン・ソース間電圧
Ｖｄｓはソースからドレインにキャリアが流れるように
設定されるため、仮にソース電圧を０レベルとすると、
ｎチャネルＪＦＥＴでは、Ｖｇｓ＜０ 且つＶｄｓ＞０
となる。従って、ゲート領域１０２とドレイン領域１
０３との間の電圧をゲート・ドレイン間電圧Ｖｇｄとす
ると、Ｖｇｄ＝Ｖｇｓ−Ｖｄｓであるため、｜Ｖｇｄ｜
＞｜Ｖｇｓ｜の関係が成立する。従って、図８に示すよ
うに空乏層１１１，１０８はドレイン領域１０３側の方
が厚くなる。そして、ドレイン・ソース間電圧Ｖｄｓを
０Ｖから次第に大きくしていくと、バックゲート領域１
０６側の空乏層１０８と、ゲート領域１０２側の空乏層
１１１とが接触するようになる。この両者が接触するド
レイン領域１０３側の点をピンチオフ点１０９という。
更に、ドレイン・ソース間電圧Ｖｄｓを大きくすると、
図９に示すようにピンチオフ点１０９がドレイン領域１
０３側に移動する。ドレイン領域１０３とピンチオフ点
１０９との電位差はチャネル領域１０５の不純物プロフ
ァイルやチャネル領域１０５の厚さによって決まるの
で、ドレイン・ソース間電圧Ｖｄｓが大きくなってピン
チオフ点１０９が移動しても、ドレイン領域１０３とピ
ンチオフ点１０９との電位差は通常のＪＦＥＴでは一定
である。
イアスであるのに対して、通常ドレイン・ソース間電圧
Ｖｄｓはソースからドレインにキャリアが流れるように
設定されるため、仮にソース電圧を０レベルとすると、
ｎチャネルＪＦＥＴでは、Ｖｇｓ＜０ 且つＶｄｓ＞０
となる。従って、ゲート領域１０２とドレイン領域１
０３との間の電圧をゲート・ドレイン間電圧Ｖｇｄとす
ると、Ｖｇｄ＝Ｖｇｓ−Ｖｄｓであるため、｜Ｖｇｄ｜
＞｜Ｖｇｓ｜の関係が成立する。従って、図８に示すよ
うに空乏層１１１，１０８はドレイン領域１０３側の方
が厚くなる。そして、ドレイン・ソース間電圧Ｖｄｓを
０Ｖから次第に大きくしていくと、バックゲート領域１
０６側の空乏層１０８と、ゲート領域１０２側の空乏層
１１１とが接触するようになる。この両者が接触するド
レイン領域１０３側の点をピンチオフ点１０９という。
更に、ドレイン・ソース間電圧Ｖｄｓを大きくすると、
図９に示すようにピンチオフ点１０９がドレイン領域１
０３側に移動する。ドレイン領域１０３とピンチオフ点
１０９との電位差はチャネル領域１０５の不純物プロフ
ァイルやチャネル領域１０５の厚さによって決まるの
で、ドレイン・ソース間電圧Ｖｄｓが大きくなってピン
チオフ点１０９が移動しても、ドレイン領域１０３とピ
ンチオフ点１０９との電位差は通常のＪＦＥＴでは一定
である。
【０００８】
【発明が解決しようとする課題】上記の如き従来のＪＦ
ＥＴでは、例えば図９においてドレイン・ソース間電圧
Ｖｄｓを更に大きくすると、ピンチオフ点１０９が更に
ドレイン領域１０３側に移動するため、このピンチオフ
点１０９とドレイン領域１０３との距離が短くなり、ド
レイン領域１０３の端部での電界強度が強くなる。そし
て、電界強度が或る値を超えると、この部分でインパク
トイオン化（Ｉmpact Ionization）が起こり、これによ
って発生した電荷がゲート領域１０２に流れ込むため大
きなゲート電流が流れる。従って、ドレイン・ソース間
電圧Ｖｄｓはこの現象が起こらない範囲で設定する必要
がある。
ＥＴでは、例えば図９においてドレイン・ソース間電圧
Ｖｄｓを更に大きくすると、ピンチオフ点１０９が更に
ドレイン領域１０３側に移動するため、このピンチオフ
点１０９とドレイン領域１０３との距離が短くなり、ド
レイン領域１０３の端部での電界強度が強くなる。そし
て、電界強度が或る値を超えると、この部分でインパク
トイオン化（Ｉmpact Ionization）が起こり、これによ
って発生した電荷がゲート領域１０２に流れ込むため大
きなゲート電流が流れる。従って、ドレイン・ソース間
電圧Ｖｄｓはこの現象が起こらない範囲で設定する必要
がある。
【０００９】しかしながら、今日の半導体素子の微細化
に対する要求は厳しく、この微細化に対応するために、
ソース領域１０４とドレイン領域１０３との距離、即ち
ゲート長をより短くすることが必要とされている。しか
しながら、ゲート長を短くすれば、ピンチオフ点１０９
からドレイン領域１０３までの距離が短くなって、電界
強度が大きくなるため、インパクトイオン化が起こりや
すくなるという不都合がある。この場合、インパクトイ
オン化を抑制するためには、設定可能なドレイン・ソー
ス間電圧Ｖｄｓを小さくする必要があるが、これはイン
パクトイオン化に対する耐圧が低下することを意味す
る。
に対する要求は厳しく、この微細化に対応するために、
ソース領域１０４とドレイン領域１０３との距離、即ち
ゲート長をより短くすることが必要とされている。しか
しながら、ゲート長を短くすれば、ピンチオフ点１０９
からドレイン領域１０３までの距離が短くなって、電界
強度が大きくなるため、インパクトイオン化が起こりや
すくなるという不都合がある。この場合、インパクトイ
オン化を抑制するためには、設定可能なドレイン・ソー
ス間電圧Ｖｄｓを小さくする必要があるが、これはイン
パクトイオン化に対する耐圧が低下することを意味す
る。
【００１０】本発明は斯かる点に鑑み、インパクトイオ
ン化に対する耐圧を向上でき、ソース領域とドレイン領
域との距離、即ちゲート長を短くできる接合型電界効果
トランジスタを提供することを目的とする。
ン化に対する耐圧を向上でき、ソース領域とドレイン領
域との距離、即ちゲート長を短くできる接合型電界効果
トランジスタを提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明による接合型電界
効果トランジスタは、第１導電型（ｐ型又はｎ型）の表
面ゲート領域（２）と、この表面ゲート領域を挟んで設
けられた第２導電型（ｎ型又はｐ型）のソース・ドレイ
ン領域（４，３）と、表面ゲート領域（２）の下部に設
けられると共にソース・ドレイン領域（４，３）と接続
された第２導電型のチャネル領域（５）と、このチャネ
ル領域の下部に設けられると共にゲート領域（２）と電
気的に接続された第１導電型のバックゲート領域（６）
と、を有する接合型電界効果トランジスタにおいて、チ
ャネル領域（５）はドレイン側の不純物濃度がソース側
の不純物濃度より濃いものである。その表面ゲート領域
とは、半導体基板の表面付近に形成されたゲート領域と
いう程の意味である。
効果トランジスタは、第１導電型（ｐ型又はｎ型）の表
面ゲート領域（２）と、この表面ゲート領域を挟んで設
けられた第２導電型（ｎ型又はｐ型）のソース・ドレイ
ン領域（４，３）と、表面ゲート領域（２）の下部に設
けられると共にソース・ドレイン領域（４，３）と接続
された第２導電型のチャネル領域（５）と、このチャネ
ル領域の下部に設けられると共にゲート領域（２）と電
気的に接続された第１導電型のバックゲート領域（６）
と、を有する接合型電界効果トランジスタにおいて、チ
ャネル領域（５）はドレイン側の不純物濃度がソース側
の不純物濃度より濃いものである。その表面ゲート領域
とは、半導体基板の表面付近に形成されたゲート領域と
いう程の意味である。
【００１２】斯かる本発明の接合型電界効果トランジス
タによれば、チャネル領域（５）の不純物濃度はドレイ
ン側に濃くソース側に薄くなるように設定されている。
そのため、ソース・ドレイン間にバイアス電圧を印加し
た場合、ドレイン側に比べてソース側の空乏層が伸びや
すくなって、ピンチオフ点がソース側に移動し、ピンチ
オフ点からドレイン領域（３）にかけての距離が長くな
り、この部分の電界が緩和される。従って、ソース・ド
レイン間の幅、即ちゲート長を短くした場合でも、イン
パクトイオン化が起こりにくくなる。
タによれば、チャネル領域（５）の不純物濃度はドレイ
ン側に濃くソース側に薄くなるように設定されている。
そのため、ソース・ドレイン間にバイアス電圧を印加し
た場合、ドレイン側に比べてソース側の空乏層が伸びや
すくなって、ピンチオフ点がソース側に移動し、ピンチ
オフ点からドレイン領域（３）にかけての距離が長くな
り、この部分の電界が緩和される。従って、ソース・ド
レイン間の幅、即ちゲート長を短くした場合でも、イン
パクトイオン化が起こりにくくなる。
【００１３】この場合、チャネル領域（５）での不純物
濃度をソース側からドレイン側に向かって連続的に次第
に濃くなるようにしてもよい。また、チャネル領域
（５）での不純物濃度をソース側からドレイン側に向か
って段階的に次第に濃くなるようにしてもよい。また、
チャネル領域（５）での不純物濃度はドレイン側の濃度
がソース側の濃度の１．５〜３倍であることが望まし
い。本発明者によるコンピュータのシミュレーションに
よれば、その不純物のドレイン側の濃度がソース側の濃
度の１．５倍より小さいときには、ピンチオフ点がソー
ス側に移動する間隔が短く十分なインパクトイオン化に
対する抑止効果が得られない。一方、ドレイン側の濃度
をソース側の濃度に対して高くしていくと、ドレイン・
ソース間電圧Ｖｄｓがソース側に多く分配されるように
なり、ソース側にずれたピンチオフ点付近の電位勾配が
大きくなっていく。ドレイン側の濃度がソース側の濃度
の３倍を超えるときには、ピンチオフ点付近の電位勾配
が十分大きくなり、インパクトイオン化が生じ易くな
る。
濃度をソース側からドレイン側に向かって連続的に次第
に濃くなるようにしてもよい。また、チャネル領域
（５）での不純物濃度をソース側からドレイン側に向か
って段階的に次第に濃くなるようにしてもよい。また、
チャネル領域（５）での不純物濃度はドレイン側の濃度
がソース側の濃度の１．５〜３倍であることが望まし
い。本発明者によるコンピュータのシミュレーションに
よれば、その不純物のドレイン側の濃度がソース側の濃
度の１．５倍より小さいときには、ピンチオフ点がソー
ス側に移動する間隔が短く十分なインパクトイオン化に
対する抑止効果が得られない。一方、ドレイン側の濃度
をソース側の濃度に対して高くしていくと、ドレイン・
ソース間電圧Ｖｄｓがソース側に多く分配されるように
なり、ソース側にずれたピンチオフ点付近の電位勾配が
大きくなっていく。ドレイン側の濃度がソース側の濃度
の３倍を超えるときには、ピンチオフ点付近の電位勾配
が十分大きくなり、インパクトイオン化が生じ易くな
る。
【００１４】
【発明の実施の形態】以下、本発明による接合型電界効
果トランジスタの第１の実施の形態につき図１〜図３を
参照して説明する。なお、以下の例ではチャネル領域を
ｎ型、ゲート領域をｐ型としているが、チャネル領域を
ｐ型、ゲート領域をｎ型に入れ換えても同様に構成でき
ることは明らかである。
果トランジスタの第１の実施の形態につき図１〜図３を
参照して説明する。なお、以下の例ではチャネル領域を
ｎ型、ゲート領域をｐ型としているが、チャネル領域を
ｐ型、ゲート領域をｎ型に入れ換えても同様に構成でき
ることは明らかである。
【００１５】図１は、本例の接合型電界効果トランジス
タ（ＪＦＥＴ）の概略構成を示す平面図であり、図２は
図１のＡＡ線に沿う断面図である。図１において、ｎ型
のシリコン基板１の表面にｐ型の不純物（ホウ素
（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）が
拡散されたゲート領域２が形成され、このゲート領域２
を挟むように高濃度のｎ型の不純物（ヒ素（Ａｓ）、リ
ン（Ｐ）、アンチモン（Ｓｂ）等）が拡散されたソース
領域４及びドレイン領域３が形成されている。また、図
２に示すように、ゲート領域２の下部にソース領域４及
びドレイン領域３を接続するようにｎ型のチャネル領域
５が形成され、このチャネル領域５の下部を囲み、且つ
ソース領域４とドレイン領域３とを囲むようにｐ型のバ
ックゲート領域６が形成され、このバックゲート領域６
は、表面のゲート領域２と電気的に接続されている。
タ（ＪＦＥＴ）の概略構成を示す平面図であり、図２は
図１のＡＡ線に沿う断面図である。図１において、ｎ型
のシリコン基板１の表面にｐ型の不純物（ホウ素
（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等）が
拡散されたゲート領域２が形成され、このゲート領域２
を挟むように高濃度のｎ型の不純物（ヒ素（Ａｓ）、リ
ン（Ｐ）、アンチモン（Ｓｂ）等）が拡散されたソース
領域４及びドレイン領域３が形成されている。また、図
２に示すように、ゲート領域２の下部にソース領域４及
びドレイン領域３を接続するようにｎ型のチャネル領域
５が形成され、このチャネル領域５の下部を囲み、且つ
ソース領域４とドレイン領域３とを囲むようにｐ型のバ
ックゲート領域６が形成され、このバックゲート領域６
は、表面のゲート領域２と電気的に接続されている。
【００１６】更に、シリコン基板１の表面には層間絶縁
膜１４が形成され、層間絶縁膜１４を通して、ゲート領
域２、ドレイン領域３、ソース領域４及びバックゲート
領域６にそれぞれ電極１３Ｂ，１３Ａ，１３Ｃ及び１３
Ｄが接続されている。実際には、バックゲート領域６用
の電極１３Ｄは、図１に示すように、バックゲート領域
６の表面に形成された高濃度Ｐ型拡散領域７に接続され
ている。また、不図示であるがシリコン基板１にも電極
が接続され、各電極間には配線（不図示）が設けられて
いる。なお、図１では図２に示す電極１３Ａ〜１３Ｄは
省略されている。
膜１４が形成され、層間絶縁膜１４を通して、ゲート領
域２、ドレイン領域３、ソース領域４及びバックゲート
領域６にそれぞれ電極１３Ｂ，１３Ａ，１３Ｃ及び１３
Ｄが接続されている。実際には、バックゲート領域６用
の電極１３Ｄは、図１に示すように、バックゲート領域
６の表面に形成された高濃度Ｐ型拡散領域７に接続され
ている。また、不図示であるがシリコン基板１にも電極
が接続され、各電極間には配線（不図示）が設けられて
いる。なお、図１では図２に示す電極１３Ａ〜１３Ｄは
省略されている。
【００１７】そして、本例のＪＦＥＴでは、チャネル領
域５内での不純物（ここではｎ型）の濃度分布は、ソー
ス領域４からドレイン領域３にかけてほぼ線形に増加し
ている。即ち、図２において、ドレイン領域３内の点
Ｈ、ドレイン領域３とチャネル領域５との境界の点Ｉ、
チャネル領域５とソース領域４との境界の点Ｊ、及びソ
ース領域４内の点Ｋを結ぶシリコン基板１の表面に平行
な直線を想定すると、この直線上でのｎ型の不純物の濃
度分布は、図３の曲線８のようになる。
域５内での不純物（ここではｎ型）の濃度分布は、ソー
ス領域４からドレイン領域３にかけてほぼ線形に増加し
ている。即ち、図２において、ドレイン領域３内の点
Ｈ、ドレイン領域３とチャネル領域５との境界の点Ｉ、
チャネル領域５とソース領域４との境界の点Ｊ、及びソ
ース領域４内の点Ｋを結ぶシリコン基板１の表面に平行
な直線を想定すると、この直線上でのｎ型の不純物の濃
度分布は、図３の曲線８のようになる。
【００１８】図３において、横軸は図２の点Ｈ〜点Ｋを
結ぶ直線上の位置、縦軸は不純物濃度（／ｃｍ3)を表し
ている。但し、図３の縦軸の数値は、後述の実施例での
数値を示している。図３の曲線８に示すように、ｎ型の
不純物濃度は、ソース領域４及びドレイン領域３では共
に高い濃度ＣD であり、それぞれチャネル領域５との境
界付近から急激に低下する。そして、チャネル領域５と
ドレイン領域３との境界の点Ｉ付近における不純物濃度
Ｃ1 は、チャネル領域５とソース領域４との境界の点Ｊ
付近における不純物濃度Ｃ2 より大きく、チャネル領域
５内の不純物濃度は、ソース側の点Ｊ付近からドレイン
側の点Ｉに向かってほぼ線形に増加している。また、チ
ャネル領域５の中間位置における不純物濃度が従来のチ
ャネル領域の平均の不純物濃度とほぼ一致している。
結ぶ直線上の位置、縦軸は不純物濃度（／ｃｍ3)を表し
ている。但し、図３の縦軸の数値は、後述の実施例での
数値を示している。図３の曲線８に示すように、ｎ型の
不純物濃度は、ソース領域４及びドレイン領域３では共
に高い濃度ＣD であり、それぞれチャネル領域５との境
界付近から急激に低下する。そして、チャネル領域５と
ドレイン領域３との境界の点Ｉ付近における不純物濃度
Ｃ1 は、チャネル領域５とソース領域４との境界の点Ｊ
付近における不純物濃度Ｃ2 より大きく、チャネル領域
５内の不純物濃度は、ソース側の点Ｊ付近からドレイン
側の点Ｉに向かってほぼ線形に増加している。また、チ
ャネル領域５の中間位置における不純物濃度が従来のチ
ャネル領域の平均の不純物濃度とほぼ一致している。
【００１９】次に、本例のＪＦＥＴの動作について説明
する。本例でも、図２において、ドレイン領域３とソー
ス領域４との間にドレイン・ソース間電圧Ｖｄｓを印加
した状態で、ゲート領域２とソース領域４との間に逆バ
イアスのゲート・ソース間電圧Ｖｇｓを印加して、チャ
ネル領域５内の空乏層の幅を制御することで、ソース・
ドレイン間を流れる電流が制御される。この際に、本例
のチャネル領域５内の不純物濃度はドレイン領域３の近
傍では従来より高く、ソース領域４の近傍では従来より
低い。従って、従来の図８に示すＪＦＥＴと本例のＪＦ
ＥＴとでターンオン電圧Ｖｔｈが同じとすると、本例の
ドレイン領域３の近傍では従来より空乏層が伸びにく
く、ソース領域４の近傍では従来より空乏層が伸び易
い。このため、本例のＪＦＥＴのドレイン側のピンチオ
フ点は従来よりソース領域４側にずれ、ピンチオフ点か
らドレイン領域３までの距離が従来より長くなり、この
部分の電界が緩和されてインパクトイオン化が起こりに
くくなる。
する。本例でも、図２において、ドレイン領域３とソー
ス領域４との間にドレイン・ソース間電圧Ｖｄｓを印加
した状態で、ゲート領域２とソース領域４との間に逆バ
イアスのゲート・ソース間電圧Ｖｇｓを印加して、チャ
ネル領域５内の空乏層の幅を制御することで、ソース・
ドレイン間を流れる電流が制御される。この際に、本例
のチャネル領域５内の不純物濃度はドレイン領域３の近
傍では従来より高く、ソース領域４の近傍では従来より
低い。従って、従来の図８に示すＪＦＥＴと本例のＪＦ
ＥＴとでターンオン電圧Ｖｔｈが同じとすると、本例の
ドレイン領域３の近傍では従来より空乏層が伸びにく
く、ソース領域４の近傍では従来より空乏層が伸び易
い。このため、本例のＪＦＥＴのドレイン側のピンチオ
フ点は従来よりソース領域４側にずれ、ピンチオフ点か
らドレイン領域３までの距離が従来より長くなり、この
部分の電界が緩和されてインパクトイオン化が起こりに
くくなる。
【００２０】また、図３に示すチャネル領域５内のｎ型
の不純物の濃度において、ドレイン領域３との境界の点
Ｉ付近での濃度Ｃ1 は、ソース領域４との境界の点Ｊ付
近における濃度Ｃ2 に比べて１．５〜３倍の範囲にある
のが望ましい。濃度Ｃ1 が濃度Ｃ2 に比べて１．５倍よ
り小さいときには、十分なインパクトイオン化に対する
抑止効果が得られない。一方、濃度Ｃ1 を濃度Ｃ2 に対
して高くしていくと、ドレイン・ソース間電圧Ｖｄｓが
ソース側に多く分配されるようになり、ソース側にずれ
たピンチオフ点付近の電位勾配が大きくなっていく。濃
度Ｃ1 が濃度Ｃ 2 の３倍を超えるときには、ピンチオフ
点付近の電位勾配が十分大きくなり、インパクトイオン
化が生じ易くなる。
の不純物の濃度において、ドレイン領域３との境界の点
Ｉ付近での濃度Ｃ1 は、ソース領域４との境界の点Ｊ付
近における濃度Ｃ2 に比べて１．５〜３倍の範囲にある
のが望ましい。濃度Ｃ1 が濃度Ｃ2 に比べて１．５倍よ
り小さいときには、十分なインパクトイオン化に対する
抑止効果が得られない。一方、濃度Ｃ1 を濃度Ｃ2 に対
して高くしていくと、ドレイン・ソース間電圧Ｖｄｓが
ソース側に多く分配されるようになり、ソース側にずれ
たピンチオフ点付近の電位勾配が大きくなっていく。濃
度Ｃ1 が濃度Ｃ 2 の３倍を超えるときには、ピンチオフ
点付近の電位勾配が十分大きくなり、インパクトイオン
化が生じ易くなる。
【００２１】ここで、上述の第１の実施の形態のＪＦＥ
Ｔの製造方法の一例につき図６を参照して説明する。図
６（ａ）〜（ｅ）はその製造方法の各段階での基板の断
面図を示し、先ず図６（ａ）に示すように、フォトリソ
グラフィ技術を用いて、ｎ型のシリコン基板１の表面を
ドレイン領域となる部分を除いてレジスト膜２１Ａで覆
い、レジスト膜２１Ａをマスクとしてシリコン基板１の
内部にｎ型の不純物をイオン注入によって注入する。こ
の際のイオンエネルギーは低く設定する。その後、図６
（ｂ）に示すように、注入された不純物を熱拡散させる
ことによって、チャネル領域となる領域内でｎ型の不純
物の連続的な濃度勾配が形成される。
Ｔの製造方法の一例につき図６を参照して説明する。図
６（ａ）〜（ｅ）はその製造方法の各段階での基板の断
面図を示し、先ず図６（ａ）に示すように、フォトリソ
グラフィ技術を用いて、ｎ型のシリコン基板１の表面を
ドレイン領域となる部分を除いてレジスト膜２１Ａで覆
い、レジスト膜２１Ａをマスクとしてシリコン基板１の
内部にｎ型の不純物をイオン注入によって注入する。こ
の際のイオンエネルギーは低く設定する。その後、図６
（ｂ）に示すように、注入された不純物を熱拡散させる
ことによって、チャネル領域となる領域内でｎ型の不純
物の連続的な濃度勾配が形成される。
【００２２】その後、図６（ｃ）に示すように、フォト
リソグラフィ技術を用いて、シリコン基板１の表面をバ
ックゲート領域となる部分を除いてレジスト膜２１Ｂで
覆い、レジスト膜２１Ｂをマスクとしてシリコン基板１
の内部の深い領域２２に、ｐ型の不純物を高いエネルギ
ーでイオン注入する。そして、レジスト膜を変更して、
その領域２２の周辺の上部の領域２３に、ｐ型の不純物
を中程度のエネルギーでイオン注入し、更に領域２３よ
り上部の表面に近い領域２４にもｐ型の不純物を低いエ
ネルギーでイオン注入する。これによって、図６（ｄ）
に示すようにバックゲート領域６が形成される。それに
続いて、フォトリソグラフィ技術を用いて、シリコン基
板１の表面をチャネル領域となる部分を除いてレジスト
膜２１Ｃで覆い、レジスト膜２１Ｃをマスクとしてシリ
コン基板１の内部にｎ型の不純物を中程度のエネルギー
でイオン注入することで、チャネル領域５を形成する。
リソグラフィ技術を用いて、シリコン基板１の表面をバ
ックゲート領域となる部分を除いてレジスト膜２１Ｂで
覆い、レジスト膜２１Ｂをマスクとしてシリコン基板１
の内部の深い領域２２に、ｐ型の不純物を高いエネルギ
ーでイオン注入する。そして、レジスト膜を変更して、
その領域２２の周辺の上部の領域２３に、ｐ型の不純物
を中程度のエネルギーでイオン注入し、更に領域２３よ
り上部の表面に近い領域２４にもｐ型の不純物を低いエ
ネルギーでイオン注入する。これによって、図６（ｄ）
に示すようにバックゲート領域６が形成される。それに
続いて、フォトリソグラフィ技術を用いて、シリコン基
板１の表面をチャネル領域となる部分を除いてレジスト
膜２１Ｃで覆い、レジスト膜２１Ｃをマスクとしてシリ
コン基板１の内部にｎ型の不純物を中程度のエネルギー
でイオン注入することで、チャネル領域５を形成する。
【００２３】その後、図６（ｅ）に示すように、ドレイ
ン領域３及びソース領域４となる領域にｎ型の不純物イ
オンを低いエネルギーで高濃度に注入した後、ゲート領
域２となる領域にｐ型の不純物イオンを低いエネルギー
で高濃度に注入する。更に、電極等を形成することによ
って、図１及び図２に示すＪＦＥＴが製造される。この
ように本例の製造方法では、熱拡散によってドレイン領
域を中心とする不純物の連続的な濃度勾配を形成してい
るため、図３の曲線８で示すようなチャネル領域内で連
続的に濃度が増加する濃度分布を容易に形成できる。
ン領域３及びソース領域４となる領域にｎ型の不純物イ
オンを低いエネルギーで高濃度に注入した後、ゲート領
域２となる領域にｐ型の不純物イオンを低いエネルギー
で高濃度に注入する。更に、電極等を形成することによ
って、図１及び図２に示すＪＦＥＴが製造される。この
ように本例の製造方法では、熱拡散によってドレイン領
域を中心とする不純物の連続的な濃度勾配を形成してい
るため、図３の曲線８で示すようなチャネル領域内で連
続的に濃度が増加する濃度分布を容易に形成できる。
【００２４】次に、本発明の第２の実施の形態につき図
４及び図５を参照して説明する。本例は、チャネル領域
を２つの部分に分けたものであり、その他の構成は図２
の実施の形態と同様であり、図４において図２に対応す
る部分には同一符号を付してその詳細説明を省略する。
図４は、本例のＪＦＥＴの概略構成を示す断面図であ
り、この図４に示すように、本例のチャネル領域はｎ型
の不純物の濃度が低い低濃度チャネル領域５Ｂと、ｎ型
の不純物の濃度が低濃度チャネル領域５Ｂに比べて高い
高濃度チャネル領域５Ａとに分かれており、低濃度チャ
ネル領域５Ｂはソース領域４に接続され、高濃度チャネ
ル領域５Ａはドレイン領域３に接続されている。その他
の構成は図２の実施の形態と同様である。
４及び図５を参照して説明する。本例は、チャネル領域
を２つの部分に分けたものであり、その他の構成は図２
の実施の形態と同様であり、図４において図２に対応す
る部分には同一符号を付してその詳細説明を省略する。
図４は、本例のＪＦＥＴの概略構成を示す断面図であ
り、この図４に示すように、本例のチャネル領域はｎ型
の不純物の濃度が低い低濃度チャネル領域５Ｂと、ｎ型
の不純物の濃度が低濃度チャネル領域５Ｂに比べて高い
高濃度チャネル領域５Ａとに分かれており、低濃度チャ
ネル領域５Ｂはソース領域４に接続され、高濃度チャネ
ル領域５Ａはドレイン領域３に接続されている。その他
の構成は図２の実施の形態と同様である。
【００２５】本例のＪＦＥＴでは、チャネル領域内での
ｎ型の不純物の濃度分布は、低濃度チャネル領域５Ｂと
高濃度チャネル領域５Ａとの境界部で階段状に変化して
いる。即ち、図４において、ドレイン領域３内の点Ｌ、
ドレイン領域３と高濃度チャネル領域５Ａとの境界の点
Ｍ、高濃度チャネル領域５Ａと低濃度チャネル領域５Ｂ
との境界の点Ｎ、低濃度チャネル領域５Ｂとソース領域
４との境界の点Ｏ、及びソース領域４内の点Ｐを結ぶシ
リコン基板１の表面に平行な直線上でのｎ型の不純物の
濃度分布は、図５の曲線９のようになる。
ｎ型の不純物の濃度分布は、低濃度チャネル領域５Ｂと
高濃度チャネル領域５Ａとの境界部で階段状に変化して
いる。即ち、図４において、ドレイン領域３内の点Ｌ、
ドレイン領域３と高濃度チャネル領域５Ａとの境界の点
Ｍ、高濃度チャネル領域５Ａと低濃度チャネル領域５Ｂ
との境界の点Ｎ、低濃度チャネル領域５Ｂとソース領域
４との境界の点Ｏ、及びソース領域４内の点Ｐを結ぶシ
リコン基板１の表面に平行な直線上でのｎ型の不純物の
濃度分布は、図５の曲線９のようになる。
【００２６】図５において、横軸は図４の点Ｌ〜点Ｐを
結ぶ直線上の位置、縦軸は不純物濃度（／ｃｍ3)を表し
ている。但し、図５の縦軸の数値は、後述の実施例での
数値を示している。図５の曲線９に示すように、ｎ型の
不純物濃度は、ドレイン領域３及びソース領域４では共
に高い濃度ＣD であり、それぞれ高濃度チャネル領域５
Ａ及び低濃度チャネル領域５Ｂとの境界付近から急激に
低下する。そして、不純物濃度は高濃度チャネル領域５
Ａではほぼ一定の濃度Ｃ3 で、低濃度チャネル領域５Ｂ
ではその濃度Ｃ3 より低いほぼ一定の濃度Ｃ4 であり、
濃度Ｃ3 及びＣ 4 の平均値は、従来のチャネル領域内の
不純物濃度にほぼ一致している。更に、そのドレイン領
域側の濃度Ｃ3 は、ソース領域側の濃度Ｃ4 の１．５〜
３倍程度の範囲にあるのが望ましい。
結ぶ直線上の位置、縦軸は不純物濃度（／ｃｍ3)を表し
ている。但し、図５の縦軸の数値は、後述の実施例での
数値を示している。図５の曲線９に示すように、ｎ型の
不純物濃度は、ドレイン領域３及びソース領域４では共
に高い濃度ＣD であり、それぞれ高濃度チャネル領域５
Ａ及び低濃度チャネル領域５Ｂとの境界付近から急激に
低下する。そして、不純物濃度は高濃度チャネル領域５
Ａではほぼ一定の濃度Ｃ3 で、低濃度チャネル領域５Ｂ
ではその濃度Ｃ3 より低いほぼ一定の濃度Ｃ4 であり、
濃度Ｃ3 及びＣ 4 の平均値は、従来のチャネル領域内の
不純物濃度にほぼ一致している。更に、そのドレイン領
域側の濃度Ｃ3 は、ソース領域側の濃度Ｃ4 の１．５〜
３倍程度の範囲にあるのが望ましい。
【００２７】本例の場合も第１の実施の形態とほぼ同様
に、ピンチオフ点が従来例に比べてソース領域側に移動
してドレイン領域の端部での電界が小さくなるため、イ
ンパクトイオン化が抑制される。次に、この第２の実施
の形態のＪＦＥＴにおける主に高濃度チャネル領域５Ａ
及び低濃度チャネル領域５Ｂの製造方法の一例につき、
図７を参照して説明する。
に、ピンチオフ点が従来例に比べてソース領域側に移動
してドレイン領域の端部での電界が小さくなるため、イ
ンパクトイオン化が抑制される。次に、この第２の実施
の形態のＪＦＥＴにおける主に高濃度チャネル領域５Ａ
及び低濃度チャネル領域５Ｂの製造方法の一例につき、
図７を参照して説明する。
【００２８】図７（ａ）及び（ｂ）は、図４のＪＦＥＴ
の製造工程中での基板の断面図を示し、先ず図７（ａ）
において、ｎ型のシリコン基板１の内部には、既に図６
（ｃ）で説明したイオン注入等によってバックゲート領
域６が形成されている。このバックゲート領域６の内側
にｎ型の不純物の低濃度の拡散領域を形成するため、フ
ォトリソグラフィ技術を用いてシリコン基板１の表面を
チャネル領域となる領域を除いてレジスト膜２５Ａで覆
い、このレジスト膜２５Ａをマスクとしてｎ型の不純物
のイオンを中程度のエネルギーで注入して、低濃度の拡
散領域２６を形成する。
の製造工程中での基板の断面図を示し、先ず図７（ａ）
において、ｎ型のシリコン基板１の内部には、既に図６
（ｃ）で説明したイオン注入等によってバックゲート領
域６が形成されている。このバックゲート領域６の内側
にｎ型の不純物の低濃度の拡散領域を形成するため、フ
ォトリソグラフィ技術を用いてシリコン基板１の表面を
チャネル領域となる領域を除いてレジスト膜２５Ａで覆
い、このレジスト膜２５Ａをマスクとしてｎ型の不純物
のイオンを中程度のエネルギーで注入して、低濃度の拡
散領域２６を形成する。
【００２９】その後、図７（ａ）のレジスト膜２５Ａを
除去した後、図７（ｂ）に示すように、フォトリソグラ
フィ技術を用いて、シリコン基板１の表面を拡散領域２
６の左半分の領域を除いてレジスト膜２５Ｂで覆い、こ
のレジスト膜２５Ｂをマスクとしてｎ型の不純物のイオ
ンを更に注入し、ｎ型の不純物の新たな拡散領域２７を
形成する。これによって、拡散領域２６及び２７が重な
った領域が高濃度チャネル領域５Ａとなり、拡散領域２
６のみの領域が低濃度チャネル領域５Ｂとなる。その
後、イオン注入等によってドレイン領域、ソース領域、
及びゲート領域等を形成することによって、図４のＪＦ
ＥＴが製造できる。この際に、本例ではチャネル領域と
なる領域に対して２段階で不純物を注入しているため、
図５の曲線９で示すようなチャネル領域内で階段状に変
化する濃度分布を容易に形成できる。
除去した後、図７（ｂ）に示すように、フォトリソグラ
フィ技術を用いて、シリコン基板１の表面を拡散領域２
６の左半分の領域を除いてレジスト膜２５Ｂで覆い、こ
のレジスト膜２５Ｂをマスクとしてｎ型の不純物のイオ
ンを更に注入し、ｎ型の不純物の新たな拡散領域２７を
形成する。これによって、拡散領域２６及び２７が重な
った領域が高濃度チャネル領域５Ａとなり、拡散領域２
６のみの領域が低濃度チャネル領域５Ｂとなる。その
後、イオン注入等によってドレイン領域、ソース領域、
及びゲート領域等を形成することによって、図４のＪＦ
ＥＴが製造できる。この際に、本例ではチャネル領域と
なる領域に対して２段階で不純物を注入しているため、
図５の曲線９で示すようなチャネル領域内で階段状に変
化する濃度分布を容易に形成できる。
【００３０】
【実施例】以下、上述の実施の形態のＪＦＥＴの実際の
製作例の構造及び特性につき説明する。 ＜第１実施例＞図１及び図２に示す第１の実施の形態の
ＪＦＥＴを実際に次の仕様で形成した。即ち、比抵抗４
〜６Ω・ｃｍのｎ型のシリコン基板１の表面に、不純物
濃度５×１０17ｃｍ-3及び拡散深さ０．２μｍでｐ型の
ゲート領域２を形成し、このゲート領域２を挟んで不純
物濃度５×１０20ｃｍ-3及び拡散深さ０．４μｍでドレ
イン領域３及びソース領域４を形成した。このドレイン
領域３とソース領域４との距離、即ちゲート長は１．４
μｍに設定した。また、ゲート領域２の下部にはｎ型の
チャネル領域５を図３に示す濃度勾配で形成し、チャネ
ル領域５のドレイン領域３との境界の点Ｉ付近での濃度
Ｃ1 及びソース領域４との境界の点Ｊ付近での濃度Ｃ2
はそれぞれ１×１０17〜１×１０18ｃｍ-3の範囲内で、
且つ濃度Ｃ 1 は濃度Ｃ2 の２倍程度に設定した。更に、
チャネル領域５の下部に不純物濃度５×１０17ｃｍ-3で
ｐ型のバックゲート領域６を形成し、表面のゲート領域
２とバックゲート領域６との距離、即ちチャネル領域５
の厚さは０．３μｍに設定した。
製作例の構造及び特性につき説明する。 ＜第１実施例＞図１及び図２に示す第１の実施の形態の
ＪＦＥＴを実際に次の仕様で形成した。即ち、比抵抗４
〜６Ω・ｃｍのｎ型のシリコン基板１の表面に、不純物
濃度５×１０17ｃｍ-3及び拡散深さ０．２μｍでｐ型の
ゲート領域２を形成し、このゲート領域２を挟んで不純
物濃度５×１０20ｃｍ-3及び拡散深さ０．４μｍでドレ
イン領域３及びソース領域４を形成した。このドレイン
領域３とソース領域４との距離、即ちゲート長は１．４
μｍに設定した。また、ゲート領域２の下部にはｎ型の
チャネル領域５を図３に示す濃度勾配で形成し、チャネ
ル領域５のドレイン領域３との境界の点Ｉ付近での濃度
Ｃ1 及びソース領域４との境界の点Ｊ付近での濃度Ｃ2
はそれぞれ１×１０17〜１×１０18ｃｍ-3の範囲内で、
且つ濃度Ｃ 1 は濃度Ｃ2 の２倍程度に設定した。更に、
チャネル領域５の下部に不純物濃度５×１０17ｃｍ-3で
ｐ型のバックゲート領域６を形成し、表面のゲート領域
２とバックゲート領域６との距離、即ちチャネル領域５
の厚さは０．３μｍに設定した。
【００３１】以上のように製造されたＪＦＥＴを使用し
て特性計測を行い、インパクトイオン化によるゲート電
流Ｉｇが１ｐＡとなるときのドレイン・ソース間電圧Ｖ
ｄｓを測定したところ、約４Ｖであった。これと比較す
るため、Ｖｔｈ（ターンオン電圧）、ゲート領域の不純
物濃度、ゲート領域の拡散深さ、及びチャネル領域の厚
さ等が第１実施例と同じで、チャネル領域の不純物が図
１０に示す平坦な濃度分布で、ゲート長が５μｍ及び
１．４μｍの２つの従来のＪＦＥＴを製造して、特性計
測を行った。この結果、インパクトイオン化によるゲー
ト電流Ｉｇが１ｐＡとなるときのドレイン・ソース間電
圧Ｖｄｓは、ゲート長が５μｍの素子では７Ｖであり、
ゲート長が１．４μｍの素子では２Ｖに低下した。この
結果より、第１実施例のＪＦＥＴでは、従来例に比べて
インパクトイオン化に対する耐圧が約２倍に向上した。
て特性計測を行い、インパクトイオン化によるゲート電
流Ｉｇが１ｐＡとなるときのドレイン・ソース間電圧Ｖ
ｄｓを測定したところ、約４Ｖであった。これと比較す
るため、Ｖｔｈ（ターンオン電圧）、ゲート領域の不純
物濃度、ゲート領域の拡散深さ、及びチャネル領域の厚
さ等が第１実施例と同じで、チャネル領域の不純物が図
１０に示す平坦な濃度分布で、ゲート長が５μｍ及び
１．４μｍの２つの従来のＪＦＥＴを製造して、特性計
測を行った。この結果、インパクトイオン化によるゲー
ト電流Ｉｇが１ｐＡとなるときのドレイン・ソース間電
圧Ｖｄｓは、ゲート長が５μｍの素子では７Ｖであり、
ゲート長が１．４μｍの素子では２Ｖに低下した。この
結果より、第１実施例のＪＦＥＴでは、従来例に比べて
インパクトイオン化に対する耐圧が約２倍に向上した。
【００３２】＜第２実施例＞図４に示す第２の実施の形
態のＪＦＥＴを、チャネル領域以外の仕様は第１実施例
と同一にして製造した。そして、図４のチャネル領域で
ある高濃度チャネル領域５Ａ及び低濃度チャネル領域５
Ｂにおけるｎ型の不純物の濃度は、図５の曲線９で示す
ように階段状に変化するようにした。即ち、不純物の高
濃度チャネル領域５Ａにおける濃度Ｃ3 、及び低濃度チ
ャネル領域５Ｂにおける濃度Ｃ4 は共に１×１０17〜１
×１０18ｃｍ-3の範囲内で、且つ濃度Ｃ3 は濃度Ｃ4 の
２倍程度に設定した。以上のように製造されたＪＦＥＴ
を使用して特性計測を行ったところ、インパクトイオン
化によるゲート電流Ｉｇが１ｐＡとなるときのドレイン
・ソース間電圧Ｖｄｓは、第１実施例と同じく約４Ｖで
あった。従って、この第２実施例のＪＦＥＴにおいて
も、インパクトイオン化に対する耐圧が従来例に比べて
約２倍に向上した。
態のＪＦＥＴを、チャネル領域以外の仕様は第１実施例
と同一にして製造した。そして、図４のチャネル領域で
ある高濃度チャネル領域５Ａ及び低濃度チャネル領域５
Ｂにおけるｎ型の不純物の濃度は、図５の曲線９で示す
ように階段状に変化するようにした。即ち、不純物の高
濃度チャネル領域５Ａにおける濃度Ｃ3 、及び低濃度チ
ャネル領域５Ｂにおける濃度Ｃ4 は共に１×１０17〜１
×１０18ｃｍ-3の範囲内で、且つ濃度Ｃ3 は濃度Ｃ4 の
２倍程度に設定した。以上のように製造されたＪＦＥＴ
を使用して特性計測を行ったところ、インパクトイオン
化によるゲート電流Ｉｇが１ｐＡとなるときのドレイン
・ソース間電圧Ｖｄｓは、第１実施例と同じく約４Ｖで
あった。従って、この第２実施例のＪＦＥＴにおいて
も、インパクトイオン化に対する耐圧が従来例に比べて
約２倍に向上した。
【００３３】なお、本発明は上述の実施の形態に限定さ
れず、本発明の要旨を逸脱しない範囲で種々の構成を取
り得ることは勿論である。
れず、本発明の要旨を逸脱しない範囲で種々の構成を取
り得ることは勿論である。
【００３４】
【発明の効果】本発明の接合型電界効果トランジスタに
よれば、チャネル領域の不純物濃度をドレイン領域側に
濃くソース領域側に薄くなるように設定しているため、
ドレイン・ソース間電圧及びゲート・ソース間電圧を印
加した場合に、ドレイン側に比べてソース側の空乏層が
伸びやすくなる。このため、ピンチオフ点がソース領域
側に移動し、ピンチオフ点からドレイン領域までの距離
が長くなり、ドレイン領域との境界部での電界が緩和さ
れて、インパクトイオン化に対する耐圧が向上する。従
って、インパクトイオン化を起こすことなく、ドレイン
領域とソース領域との距離（ゲート長）を短くでき、素
子構造を微細化できる。
よれば、チャネル領域の不純物濃度をドレイン領域側に
濃くソース領域側に薄くなるように設定しているため、
ドレイン・ソース間電圧及びゲート・ソース間電圧を印
加した場合に、ドレイン側に比べてソース側の空乏層が
伸びやすくなる。このため、ピンチオフ点がソース領域
側に移動し、ピンチオフ点からドレイン領域までの距離
が長くなり、ドレイン領域との境界部での電界が緩和さ
れて、インパクトイオン化に対する耐圧が向上する。従
って、インパクトイオン化を起こすことなく、ドレイン
領域とソース領域との距離（ゲート長）を短くでき、素
子構造を微細化できる。
【００３５】また、そのチャネル領域での不純物濃度を
ソース側からドレイン側に向かって連続的に次第に濃く
なるようにした場合には、チャネル領域内でのキャリア
の流れが円滑であるため、素子特性が特に良好である。
一方、そのチャネル領域での不純物濃度をソース側から
ドレイン側に向かって段階的に次第に濃くなるようにし
た場合には、ほぼ濃度分布が連続的に変化する場合と同
等の素子特性が得られると共に、製造が容易である利点
がある。
ソース側からドレイン側に向かって連続的に次第に濃く
なるようにした場合には、チャネル領域内でのキャリア
の流れが円滑であるため、素子特性が特に良好である。
一方、そのチャネル領域での不純物濃度をソース側から
ドレイン側に向かって段階的に次第に濃くなるようにし
た場合には、ほぼ濃度分布が連続的に変化する場合と同
等の素子特性が得られると共に、製造が容易である利点
がある。
【００３６】また、そのチャネル領域での不純物濃度が
ドレイン側の濃度がソース側の濃度の１．５〜３倍であ
る場合には、特にインパクトイオン化に対する耐圧が向
上する利点がある。
ドレイン側の濃度がソース側の濃度の１．５〜３倍であ
る場合には、特にインパクトイオン化に対する耐圧が向
上する利点がある。
【図１】本発明による接合型電界効果トランジスタ（Ｊ
ＦＥＴ）の第１の実施の形態の概略構成を示す平面図で
ある。
ＦＥＴ）の第１の実施の形態の概略構成を示す平面図で
ある。
【図２】図１のＡＡ線に沿う断面図である。
【図３】図２の点Ｈ〜点Ｋまでのチャネル領域を通る直
線上における不純物の濃度分布を示す図である。
線上における不純物の濃度分布を示す図である。
【図４】本発明の第２の実施の形態の概略構成を示す断
面図である。
面図である。
【図５】図４の点Ｌ〜点Ｐまでのチャネル領域を通る直
線上における不純物の濃度分布を示す図である。
線上における不純物の濃度分布を示す図である。
【図６】第１の実施の形態のＪＦＥＴの製造工程の一例
を示す断面図である。
を示す断面図である。
【図７】第２の実施の形態のＪＦＥＴの製造工程の一例
を示す断面図である。
を示す断面図である。
【図８】従来のＪＦＥＴの構成及び動作の説明に供する
断面図である。
断面図である。
【図９】図８の場合より空乏層が広がった状態を示す断
面図である。
面図である。
【図１０】従来のＪＦＥＴのチャネル領域における不純
物の濃度分布の一例を示す図である。
物の濃度分布の一例を示す図である。
１ シリコン基板 ２ ゲート領域 ３ ドレイン領域 ４ ソース領域 ５ チャネル領域 ５Ａ 高濃度チャネル領域 ５Ｂ 低濃度チャネル領域 ６ バックゲート領域 １３Ａ〜１３Ｄ 電極
Claims (4)
- 【請求項１】 第１導電型の表面ゲート領域と、該表面
ゲート領域を挟んで設けられた第２導電型のソース・ド
レイン領域と、前記表面ゲート領域の下部に設けられる
と共に前記ソース・ドレイン領域と接続された第２導電
型のチャネル領域と、該チャネル領域の下部に設けられ
ると共に前記表面ゲート領域と電気的に接続された第１
導電型のバックゲート領域と、を有する接合型電界効果
トランジスタにおいて、 前記チャネル領域はドレイン側の不純物濃度がソース側
の不純物濃度より濃いことを特徴とする接合型電界効果
トランジスタ。 - 【請求項２】 請求項１記載の接合型電界効果トランジ
スタであって、 前記チャネル領域での不純物濃度はソース側からドレイ
ン側に向かって連続的に次第に濃くなっていることを特
徴とする接合型電界効果トランジスタ。 - 【請求項３】 請求項１記載の接合型電界効果トランジ
スタであって、 前記チャネル領域での不純物濃度はソース側からドレイ
ン側に向かって段階的に次第に濃くなっていることを特
徴とする接合型電界効果トランジスタ。 - 【請求項４】 請求項１、２、又は３記載の接合型電界
効果トランジスタであって、 前記チャネル領域での不純物濃度はドレイン側の濃度が
ソース側の濃度の１．５〜３倍であることを特徴とする
接合型電界効果トランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012364A JPH10209174A (ja) | 1997-01-27 | 1997-01-27 | 接合型電界効果トランジスタ |
| US09/013,169 US6020608A (en) | 1997-01-27 | 1998-01-27 | Junction-type field-effect transistor with improved impact-ionization resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012364A JPH10209174A (ja) | 1997-01-27 | 1997-01-27 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209174A true JPH10209174A (ja) | 1998-08-07 |
Family
ID=11803227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012364A Pending JPH10209174A (ja) | 1997-01-27 | 1997-01-27 | 接合型電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6020608A (ja) |
| JP (1) | JPH10209174A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026711A (ja) * | 2001-01-24 | 2005-01-27 | Power Integrations Inc | 埋設導電層を備えた高電圧トランジスタ |
| JP2009010433A (ja) * | 2008-10-16 | 2009-01-15 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| US8921903B2 (en) | 2006-12-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| US11022330B2 (en) | 2018-05-18 | 2021-06-01 | Emerson Climate Technologies, Inc. | Three-way heat exchangers for liquid desiccant air-conditioning systems and methods of manufacture |
| WO2023171139A1 (ja) * | 2022-03-10 | 2023-09-14 | ローム株式会社 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001068665A (ja) | 1999-08-25 | 2001-03-16 | Toshiba Corp | 半導体装置 |
| JP3925253B2 (ja) * | 2002-03-15 | 2007-06-06 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタおよびその製造方法 |
| WO2005020402A1 (en) * | 2003-08-21 | 2005-03-03 | Fultec Pty Ltd | Integrated electronic disconnecting circuits methods, and systems |
| US20050280100A1 (en) * | 2004-06-17 | 2005-12-22 | Michael Artaki | Laterally diffused MOS device |
| US7528447B2 (en) * | 2005-04-06 | 2009-05-05 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for controlling a non-volatile semiconductor memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US34821A (en) * | 1862-04-01 | Improvement in variable-cut-off valves | ||
| JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP3075831B2 (ja) * | 1991-08-20 | 2000-08-14 | 三洋電機株式会社 | 電界効果型トランジスタ及びその製造方法 |
-
1997
- 1997-01-27 JP JP9012364A patent/JPH10209174A/ja active Pending
-
1998
- 1998-01-27 US US09/013,169 patent/US6020608A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005026711A (ja) * | 2001-01-24 | 2005-01-27 | Power Integrations Inc | 埋設導電層を備えた高電圧トランジスタ |
| JP4512460B2 (ja) * | 2001-01-24 | 2010-07-28 | パワー インテグレーションズ、インコーポレイテッド | 埋設電導層を備えた高電圧トランジスタの製造方法 |
| US8921903B2 (en) | 2006-12-18 | 2014-12-30 | Sumitomo Electric Industries, Ltd. | Lateral junction field-effect transistor |
| JP2009010433A (ja) * | 2008-10-16 | 2009-01-15 | Sumitomo Electric Ind Ltd | 横型接合型電界効果トランジスタおよびその製造方法 |
| US11022330B2 (en) | 2018-05-18 | 2021-06-01 | Emerson Climate Technologies, Inc. | Three-way heat exchangers for liquid desiccant air-conditioning systems and methods of manufacture |
| WO2023171139A1 (ja) * | 2022-03-10 | 2023-09-14 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6020608A (en) | 2000-02-01 |
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Legal Events
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| A02 | Decision of refusal |
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