JPH02231771A - 縦型電界効果トランジスタ - Google Patents
縦型電界効果トランジスタInfo
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- JPH02231771A JPH02231771A JP1052330A JP5233089A JPH02231771A JP H02231771 A JPH02231771 A JP H02231771A JP 1052330 A JP1052330 A JP 1052330A JP 5233089 A JP5233089 A JP 5233089A JP H02231771 A JPH02231771 A JP H02231771A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、縦型電界効果トランジスタに関する．
〔従来の技術〕
従来、高出力ＭＯＳＦＥＴとしては、高耐圧化設計を行
ってもさほどオン抵抗が大きくならず、かつ単位チップ
面積当りのゲート幅が大きくとれる利点を有する縦型電
界効果トランジスタ（以下ＶＤＭＯＳと記す）構造が広
く用いられている．この構造を用いて高周波化を図るに
は、第３図に示すように、ソース領域６のみをゲート電
極４に対して自己整合的に拡散法あるいはイオン注入法
により形成し、ドレイン領域２の上部に設けた０．３〜
０．７μｍの絶縁膜を介してゲート電極４を隣接のゲー
ト電極４まで延在させた構造のものがマイクロウェーブ
ズ・アンド・アール・エフ（ＭＩＣＲＯＷＡＶＥＳ
＆ ＲＦ）１９８５年１１月、１３８〜１４１頁に“
ＤＭＯＳ ＦＥＴプロデューセス ＩＯＯＷアト４０
０ＭＨｚ （ＤＭＯＳＦＥＴ ｐｒｏｄｕｃｅｓ
ＩＯＯＷ ａｔ ４００ＭＨｚ）の題名で
紹介されている．また、第４図に示すように、ソース領
域６及びドレイン領域７を共にゲート電極４に対して自
己整合的に拡散法もしくはイオン注入法により形成し、
ドレイン領域７上部の眉間絶縁膜８の上部には電極を配
置しない構造のものもある． 〔発明が解決しようとする課題〕 上述した従来の縦型電界効果トランジスタの第１の例で
はドレイン領域がゲート電極に対して整合されていない
ので、ゲート・ドレイン間の重なり容量が大きくなり、
その結果、利得帯域幅積が小さくなり、高周波での動作
が困難になるという欠点があり、第２の例では、ソース
領域，ドレイン領域が共にゲート電極に対して自己整合
的に形成されるので、利得帯域幅積の低下はないが、形
成されるドレイン領域の不純物濃度が５Ｘ１０”０Ｉ−
３程度以上の場合、この部分では空乏層があまり延びな
いので、結果として耐圧が低下し、また、不純物濃度を
５’Ｘ １ ０ １８ｃｍ−’程度以下にした場合は、
空乏層は延びるので耐圧の低下はないが、ドレイン領域
の濃度が低下するので、結果としてオン抵抗が大きくな
り、いずれの場合も出力電力が低下するという欠点があ
った． 本発明の目的は耐圧を低下させたり、オン抵抗を増加さ
せることなく利得帯域幅積を向上させる縦型電界効果ト
ランジスタを提供することにある． 〔課題を解決するための手段〕 本発明の縦型電界効果トランジスタは、一導電型高濃度
不純物領域上に設けた一導電型低濃度不純物領域を有す
る半導体基板の上にゲート絶縁膜を介して設けたゲート
電極と、前記ゲート電極と隣のゲート電極との間のドレ
イン形成領域以外の領域にゲート電極に整合し且つ前記
ゲート電極の下面を含む前記一導電型低濃度不純物領域
内に設けた逆導電型のバックゲート領域と、前記ゲート
電極に整合して前記バックゲート領域の表面に設けた一
導電型のソース領域と、前記ドレイン形成領域の前記一
導電型低濃度不純物領域の表面に設けな一導電型高濃度
不純物領域からなる実効ドレイン領域と、前記実効ドレ
イン領域上に設けた眉間絶縁膜を介して設け且つ前記ゲ
ート電極又は前記ソース電極と電気的に接続した電極と
を有する． 〔実施例〕 次に、本発明について図面を参照して説明する． 第１図は本発明の第１の実施例を示す半導体チップの断
面図である． 第１図に示すように、Ｎ＋型不純物領域１の上にＮ一型
不純物領域２を設けた半導体基板の上に積層したゲート
絶縁膜３及びゲート電極４を選択的に設け、ゲート電極
４と隣のゲート電極４の間のドレイン形成領域上にマス
クを設けてＰ型の不純物をイオン注入しＮ一型不純物領
域２の表面にバックゲート部５を形成する．次に、前記
マスクを除去してＮ一型不純物領域２の表面を露出させ
、ゲート電極４に整合させてバックゲート部５及びＮ一
型不純物領域２の表面に選択的にＮ型の高濃度不純物を
イオン注入してソース領域６及び実効ドレイン領域７を
形成する．次に、ゲート電ｆ！４を含む表面に眉間絶縁
ｙ！８を０．３〜０．７μｍの厚さに堆積して選択的に
エッチングし、ゲート電極４及びソース領域６にコンタ
クト用開孔部を設ける．次に、前記コンタクト用開孔部
を含む表面に導電層を堆積し、これを選択的にエッチン
グしてゲート電極４と接続し且つ眉間絶縁膜８を介して
実効ドレイン領域７の上を覆うゲート電極（フィールド
プレート）９及びソース領域６と接続するソース電極１
０をそれぞれ設ける．ここで、実効ドレイン部７はゲー
ト電極４，に対して自己整合的に形成されるため、ゲー
ト・ドレイン間の容量は極小に抑えられる。また、層間
絶縁ＪＩＩ８を介して設けたゲート電極（フィールドプ
レート）９の効果により、ソース・ドレイン間を短絡し
たときの空乏層１１の広がりは図に示すように分布する
ので、耐圧の劣化もない。更に、上記の理由により、耐
圧の劣化がないので、実効ドレイン領域７の濃度を高く
できるので、オン抵抗も小さくでき、出力電力の低下も
なくなる．なお、実効ドレイン領域７の上部に配置する
眉間絶縁膜８の膜厚を０．３〜０．７μｍにした理由は
、この膜厚を薄くすると、実効ドレイン領域７とゲート
電極（フィールドプレート）９との容量が大きくなり、
利得帯域幅積が低下するし、この膜厚を厚くすると実効
ドレイン領域７に対して、ゲート電極（フィールドプレ
ート》９の電界の効果が弱くなるので、このゲート電極
９がフィールドプレートの働きをしなくなるので、耐圧
が低下する．以上の理由から、０．３〜０．７μｍの膜
厚にすることで、重なり容量を低減し、かつフィールド
プレートの効果を得ることができる．次に、上記実施例
の効果を数値例で示す，ＶＤＭＯＳ構造の場合、チャネ
ル部は拡散で形成されるので、チャネル長は３μｍ以下
になるのが通常である．従来技術の第３図に示す構造の
場合、チャネル長が２．５μｍ、ゲート幅２０ＣＩ１で
耐圧１００ｖ以上を目標に設計を行うと、利得帯域幅積
は３ ０ ０ ＭＨｚが限界である．これは、拡散のば
らつきや目ずれをみこして、ゲート・ドレイン間の重な
りを１．５μｍ程度にする必要があるからゲート・ドレ
イン間容量Ｃｇｄが増大し、次式で示される利得帯域幅
ｆｌｒｔが低下することによる．（但しｃ ｇｓ ニゲ
ート・ソース間容量，ｇ１：相互コンダクタンス，Ｃ，
ｄ：ゲート・ドレイン間容量，Ｒ．：ゲート抵抗） 上記の例の場合、Ｃ ｇ５：３ ０ ０ ｐ Ｆ ，
ｇ ｍ ＝２，Ｃ．６＝１００ｐＦ，Ｒ．＝１Ωであり
、ｆｔは３ ０ ０ ＭＨｚとなる． 第４図の従来例の場合、ゲート・ドレインの重なり容量
は、０．３μｍ程度に小さくできるので、ゲート・ドレ
イン間容量Ｃ．ｄが２０ｐＦに減少し、ｆ丁＝４７０Ｍ
Ｈｚまで延びるが、出力電力に問題が出てくる．すなわ
ち、出力電力Ｐ．は、？・・（２） （Ｉｏ■Ｘ＝最大ドレイン電流，ＢＶ：ドレイン耐圧，
Ｖ．，＾↑：飽和ドレイン電圧，Ｒｏ．：オン抵抗） で表されるので、ＢＶの低下，Ｒ．．の増大はいずれも
、出力電力を低減する原因となるが、第３図の構造の場
合、Ｉｏ−ｘ＝８Ａ，ＢＶ＝１ ００Ｖ，Ｖ ＤＳＡＴ
＝ ６ Ｖ ． Ｒ ｏｓ＝ ０．５Ωとなり、Ｐｏ＝
１８０Ｗが得られるのに対し、第４図の構造の場合、Ｂ
Ｖは７０Ｖ程度まで低下するので出力電力は、１２０Ｗ
まで低下する． ところが、本実施例の場合には、利得帯域幅積及び耐圧
が共に低下しないので、ｆ ｔ ＝ ４ ７ ０ＭＨｚ
，Ｐｏ ＝１８０ＷのＭＯＳＦＥＴが得られる． 第２図は本発明の第２の実施例を示す半導体チップの断
面図である． 第一の実施例との差は、実効ドレイン領域７の上部に眉
間絶縁膜８を介して配置した電極１２をソース電極１０
と接続してあることである．これにより、ドレイン領域
上部の電極１２と実効ドレイン領域７とのＭＯＳ容量を
、利得帯域幅積を著しく劣化させるゲート・ドレイン間
容量から、劣化の少ないソース・ドレイン間容量に置き
換えることで、利得帯域幅積の低下を最小限に抑えるこ
とができる．前出の数値例を用いると、ゲート・ドレイ
ン間容量Ｃｍｄ＝ １ ０ ｐ Ｆ程度になり、利得帯
域幅積ｆｔ＝５００ＭＨｚとなる． 〔発明の効果〕 以上説明したように本発明は、ドレイン領域にゲート電
極に対して自己整合で形成された高濃度領域とその上部
に膜厚０．３〜０．７μｍの眉間絶縁膜を介してゲート
電極あるいはソース電極に接続した電極を配置すること
で、耐圧を低下させたり、オン抵抗を増加させることな
く、利得帯域幅積を延ばすことができる，
ってもさほどオン抵抗が大きくならず、かつ単位チップ
面積当りのゲート幅が大きくとれる利点を有する縦型電
界効果トランジスタ（以下ＶＤＭＯＳと記す）構造が広
く用いられている．この構造を用いて高周波化を図るに
は、第３図に示すように、ソース領域６のみをゲート電
極４に対して自己整合的に拡散法あるいはイオン注入法
により形成し、ドレイン領域２の上部に設けた０．３〜
０．７μｍの絶縁膜を介してゲート電極４を隣接のゲー
ト電極４まで延在させた構造のものがマイクロウェーブ
ズ・アンド・アール・エフ（ＭＩＣＲＯＷＡＶＥＳ
＆ ＲＦ）１９８５年１１月、１３８〜１４１頁に“
ＤＭＯＳ ＦＥＴプロデューセス ＩＯＯＷアト４０
０ＭＨｚ （ＤＭＯＳＦＥＴ ｐｒｏｄｕｃｅｓ
ＩＯＯＷ ａｔ ４００ＭＨｚ）の題名で
紹介されている．また、第４図に示すように、ソース領
域６及びドレイン領域７を共にゲート電極４に対して自
己整合的に拡散法もしくはイオン注入法により形成し、
ドレイン領域７上部の眉間絶縁膜８の上部には電極を配
置しない構造のものもある． 〔発明が解決しようとする課題〕 上述した従来の縦型電界効果トランジスタの第１の例で
はドレイン領域がゲート電極に対して整合されていない
ので、ゲート・ドレイン間の重なり容量が大きくなり、
その結果、利得帯域幅積が小さくなり、高周波での動作
が困難になるという欠点があり、第２の例では、ソース
領域，ドレイン領域が共にゲート電極に対して自己整合
的に形成されるので、利得帯域幅積の低下はないが、形
成されるドレイン領域の不純物濃度が５Ｘ１０”０Ｉ−
３程度以上の場合、この部分では空乏層があまり延びな
いので、結果として耐圧が低下し、また、不純物濃度を
５’Ｘ １ ０ １８ｃｍ−’程度以下にした場合は、
空乏層は延びるので耐圧の低下はないが、ドレイン領域
の濃度が低下するので、結果としてオン抵抗が大きくな
り、いずれの場合も出力電力が低下するという欠点があ
った． 本発明の目的は耐圧を低下させたり、オン抵抗を増加さ
せることなく利得帯域幅積を向上させる縦型電界効果ト
ランジスタを提供することにある． 〔課題を解決するための手段〕 本発明の縦型電界効果トランジスタは、一導電型高濃度
不純物領域上に設けた一導電型低濃度不純物領域を有す
る半導体基板の上にゲート絶縁膜を介して設けたゲート
電極と、前記ゲート電極と隣のゲート電極との間のドレ
イン形成領域以外の領域にゲート電極に整合し且つ前記
ゲート電極の下面を含む前記一導電型低濃度不純物領域
内に設けた逆導電型のバックゲート領域と、前記ゲート
電極に整合して前記バックゲート領域の表面に設けた一
導電型のソース領域と、前記ドレイン形成領域の前記一
導電型低濃度不純物領域の表面に設けな一導電型高濃度
不純物領域からなる実効ドレイン領域と、前記実効ドレ
イン領域上に設けた眉間絶縁膜を介して設け且つ前記ゲ
ート電極又は前記ソース電極と電気的に接続した電極と
を有する． 〔実施例〕 次に、本発明について図面を参照して説明する． 第１図は本発明の第１の実施例を示す半導体チップの断
面図である． 第１図に示すように、Ｎ＋型不純物領域１の上にＮ一型
不純物領域２を設けた半導体基板の上に積層したゲート
絶縁膜３及びゲート電極４を選択的に設け、ゲート電極
４と隣のゲート電極４の間のドレイン形成領域上にマス
クを設けてＰ型の不純物をイオン注入しＮ一型不純物領
域２の表面にバックゲート部５を形成する．次に、前記
マスクを除去してＮ一型不純物領域２の表面を露出させ
、ゲート電極４に整合させてバックゲート部５及びＮ一
型不純物領域２の表面に選択的にＮ型の高濃度不純物を
イオン注入してソース領域６及び実効ドレイン領域７を
形成する．次に、ゲート電ｆ！４を含む表面に眉間絶縁
ｙ！８を０．３〜０．７μｍの厚さに堆積して選択的に
エッチングし、ゲート電極４及びソース領域６にコンタ
クト用開孔部を設ける．次に、前記コンタクト用開孔部
を含む表面に導電層を堆積し、これを選択的にエッチン
グしてゲート電極４と接続し且つ眉間絶縁膜８を介して
実効ドレイン領域７の上を覆うゲート電極（フィールド
プレート）９及びソース領域６と接続するソース電極１
０をそれぞれ設ける．ここで、実効ドレイン部７はゲー
ト電極４，に対して自己整合的に形成されるため、ゲー
ト・ドレイン間の容量は極小に抑えられる。また、層間
絶縁ＪＩＩ８を介して設けたゲート電極（フィールドプ
レート）９の効果により、ソース・ドレイン間を短絡し
たときの空乏層１１の広がりは図に示すように分布する
ので、耐圧の劣化もない。更に、上記の理由により、耐
圧の劣化がないので、実効ドレイン領域７の濃度を高く
できるので、オン抵抗も小さくでき、出力電力の低下も
なくなる．なお、実効ドレイン領域７の上部に配置する
眉間絶縁膜８の膜厚を０．３〜０．７μｍにした理由は
、この膜厚を薄くすると、実効ドレイン領域７とゲート
電極（フィールドプレート）９との容量が大きくなり、
利得帯域幅積が低下するし、この膜厚を厚くすると実効
ドレイン領域７に対して、ゲート電極（フィールドプレ
ート》９の電界の効果が弱くなるので、このゲート電極
９がフィールドプレートの働きをしなくなるので、耐圧
が低下する．以上の理由から、０．３〜０．７μｍの膜
厚にすることで、重なり容量を低減し、かつフィールド
プレートの効果を得ることができる．次に、上記実施例
の効果を数値例で示す，ＶＤＭＯＳ構造の場合、チャネ
ル部は拡散で形成されるので、チャネル長は３μｍ以下
になるのが通常である．従来技術の第３図に示す構造の
場合、チャネル長が２．５μｍ、ゲート幅２０ＣＩ１で
耐圧１００ｖ以上を目標に設計を行うと、利得帯域幅積
は３ ０ ０ ＭＨｚが限界である．これは、拡散のば
らつきや目ずれをみこして、ゲート・ドレイン間の重な
りを１．５μｍ程度にする必要があるからゲート・ドレ
イン間容量Ｃｇｄが増大し、次式で示される利得帯域幅
ｆｌｒｔが低下することによる．（但しｃ ｇｓ ニゲ
ート・ソース間容量，ｇ１：相互コンダクタンス，Ｃ，
ｄ：ゲート・ドレイン間容量，Ｒ．：ゲート抵抗） 上記の例の場合、Ｃ ｇ５：３ ０ ０ ｐ Ｆ ，
ｇ ｍ ＝２，Ｃ．６＝１００ｐＦ，Ｒ．＝１Ωであり
、ｆｔは３ ０ ０ ＭＨｚとなる． 第４図の従来例の場合、ゲート・ドレインの重なり容量
は、０．３μｍ程度に小さくできるので、ゲート・ドレ
イン間容量Ｃ．ｄが２０ｐＦに減少し、ｆ丁＝４７０Ｍ
Ｈｚまで延びるが、出力電力に問題が出てくる．すなわ
ち、出力電力Ｐ．は、？・・（２） （Ｉｏ■Ｘ＝最大ドレイン電流，ＢＶ：ドレイン耐圧，
Ｖ．，＾↑：飽和ドレイン電圧，Ｒｏ．：オン抵抗） で表されるので、ＢＶの低下，Ｒ．．の増大はいずれも
、出力電力を低減する原因となるが、第３図の構造の場
合、Ｉｏ−ｘ＝８Ａ，ＢＶ＝１ ００Ｖ，Ｖ ＤＳＡＴ
＝ ６ Ｖ ． Ｒ ｏｓ＝ ０．５Ωとなり、Ｐｏ＝
１８０Ｗが得られるのに対し、第４図の構造の場合、Ｂ
Ｖは７０Ｖ程度まで低下するので出力電力は、１２０Ｗ
まで低下する． ところが、本実施例の場合には、利得帯域幅積及び耐圧
が共に低下しないので、ｆ ｔ ＝ ４ ７ ０ＭＨｚ
，Ｐｏ ＝１８０ＷのＭＯＳＦＥＴが得られる． 第２図は本発明の第２の実施例を示す半導体チップの断
面図である． 第一の実施例との差は、実効ドレイン領域７の上部に眉
間絶縁膜８を介して配置した電極１２をソース電極１０
と接続してあることである．これにより、ドレイン領域
上部の電極１２と実効ドレイン領域７とのＭＯＳ容量を
、利得帯域幅積を著しく劣化させるゲート・ドレイン間
容量から、劣化の少ないソース・ドレイン間容量に置き
換えることで、利得帯域幅積の低下を最小限に抑えるこ
とができる．前出の数値例を用いると、ゲート・ドレイ
ン間容量Ｃｍｄ＝ １ ０ ｐ Ｆ程度になり、利得帯
域幅積ｆｔ＝５００ＭＨｚとなる． 〔発明の効果〕 以上説明したように本発明は、ドレイン領域にゲート電
極に対して自己整合で形成された高濃度領域とその上部
に膜厚０．３〜０．７μｍの眉間絶縁膜を介してゲート
電極あるいはソース電極に接続した電極を配置すること
で、耐圧を低下させたり、オン抵抗を増加させることな
く、利得帯域幅積を延ばすことができる，
第１図及び第２図は本発明の第１及び第２の実施例を示
す半導体チップの断面図、第３図及び第４図は従来の縦
型電界効果トランジスタの第１及び第２の例を示す半導
体チップの断面図である． １・・・Ｎ＋型不純物領域、２・・・Ｎ一型不純物領域
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・バックゲート領域、６・・・ソース領域、７・・・実
効ドレイン領域、８・・・層間絶縁膜、９・・・フィー
ルドプレート、１０・・・ソース電極、１１・・・空乏
層。 代理人 弁理士 内 原 晋
す半導体チップの断面図、第３図及び第４図は従来の縦
型電界効果トランジスタの第１及び第２の例を示す半導
体チップの断面図である． １・・・Ｎ＋型不純物領域、２・・・Ｎ一型不純物領域
、３・・・ゲート絶縁膜、４・・・ゲート電極、５・・
・バックゲート領域、６・・・ソース領域、７・・・実
効ドレイン領域、８・・・層間絶縁膜、９・・・フィー
ルドプレート、１０・・・ソース電極、１１・・・空乏
層。 代理人 弁理士 内 原 晋
Claims (1)
- 一導電型高濃度不純物領域上に設けた一導電型低濃度不
純物領域を有する半導体基板の上にゲート絶縁膜を介し
て設けたゲート電極と、前記ゲート電極と隣のゲート電
極との間のドレイン形成領域以外の領域にゲート電極に
整合し且つ前記ゲート電極の下面を含む前記一導電型低
濃度不純物領域内に設けた逆導電型のバックゲート領域
と、前記ゲート電極に整合して前記バックゲート領域の
表面に設けた一導電型のソース領域と、前記ドレイン形
成領域の前記一導電型低濃度不純物領域の表面に設けた
一導電型高濃度不純物領域からなる実効ドレイン領域と
、前記実効ドレイン領域上に設けた層間絶縁膜を介して
設け且つ前記ゲート電極又は前記ソース電極と電気的に
接続した電極とを有することを特徴とする縦型電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052330A JPH02231771A (ja) | 1989-03-03 | 1989-03-03 | 縦型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052330A JPH02231771A (ja) | 1989-03-03 | 1989-03-03 | 縦型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02231771A true JPH02231771A (ja) | 1990-09-13 |
Family
ID=12911785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052330A Pending JPH02231771A (ja) | 1989-03-03 | 1989-03-03 | 縦型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02231771A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504360A (en) * | 1990-09-24 | 1996-04-02 | Nippondenso Co., Ltd. | Vertical type semiconductor device provided with an improved construction to greatly decrease device on-resistance without impairing breakdown |
| EP0791965A2 (en) * | 1996-02-26 | 1997-08-27 | SILICONIX Incorporated | Vertical four terminal transistor |
| JP2006294990A (ja) * | 2005-04-13 | 2006-10-26 | Rohm Co Ltd | 半導体デバイス |
| JP2006303324A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2008262982A (ja) * | 2007-04-10 | 2008-10-30 | Toyota Central R&D Labs Inc | Ｉｉｉ族窒化物半導体装置とその製造方法 |
| JP2009032921A (ja) * | 2007-07-27 | 2009-02-12 | Sumitomo Electric Ind Ltd | 酸化膜電界効果トランジスタおよびその製造方法 |
| JP2016115886A (ja) * | 2014-12-17 | 2016-06-23 | 三菱電機株式会社 | 半導体装置 |
-
1989
- 1989-03-03 JP JP1052330A patent/JPH02231771A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0791965A3 (en) * | 1996-02-26 | 1998-09-16 | SILICONIX Incorporated | Vertical four terminal transistor |
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| JP2016115886A (ja) * | 2014-12-17 | 2016-06-23 | 三菱電機株式会社 | 半導体装置 |
| US10256336B2 (en) | 2014-12-17 | 2019-04-09 | Mitsubishi Electric Corporation | Semiconductor device |
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