KR20090015821A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

J-FET에서는, 채널 영역의 불순물 농도가 게이트 영역 및 백 게이트 영역보다 낮기 때문에, 게이트 영역 및 백 게이트 영역으로부터의 p형 불순물 확산에 의해, 게이트 영역 바로 아래의 채널 영역의 n형 불순물 농도가 저하하여, IDSS 변동이나, 전류 경로의 저항 증가에 의한 순 전달 어드미턴스 gm, 전압 이득 Gv의 열화나 노이즈 전압 Vno가 증가하는 문제가 있었다. 소스 영역 하방, 게이트 영역 하방 및 드레인 영역 하방의 채널 영역 저부에 연속된 n형 불순물 영역을 형성한다. n형 불순물 영역은 채널 영역 및 백 게이트 영역보다 불순물 농도가 높아, 게이트 영역 및 백 게이트 영역으로부터의 p형 불순물의 확산의 영향을 거의 받지 않는다. 또한 소스 영역 하방으로부터 드레인 영역 하방까지 연속하여 형성함으로써, 이 영역에서의 전류 경로의 저항값을 대략 균일하게 할 수 있다. 따라서 IDSS를 안정화시키고, 순 전달 어드미턴스 gm, 전압 이득 Gv를 향상시키며, 노이즈 전압 Vno를 저감할 수 있다. 또한, 동일 웨이퍼 내에서의 IDSS 변동도 억제할 수 있다.
백 게이트 영역, 반도체 기판, 반도체 장치, 역도전형, 채널 영역

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 고주파 디바이스에 채용되는 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 IDSS의 변동 및 노이즈를 저감한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 10은, 종래의, 고주파 디바이스에 채용되는 접합형 전계 효과 트랜지스터(Junction FET(Field Effect Transistor): 이하 J-FET)(200)의 일례를 도시하는 단면도이다.
반도체 기판(20)은, 예를 들면 p형의 실리콘 반도체 기판(21) 위에 p형 반도체층(22)을 적층하여 이루어지고, 반도체 기판(20)의 표면에는, n형 반도체층을 고농도의 p형 불순물 영역인 분리 영역(23)으로 구획한 채널 영역(24)이 형성된다. n형 채널 영역(24)에는 n+형 소스 영역(25) 및 드레인 영역(26)을 형성하고, 소스 영역(25) 및 드레인 영역(26) 사이에 게이트 영역(27)이 형성된다.
소스 영역(25), 드레인 영역(26) 및 게이트 영역(27)은 예를 들면 평면 패턴에서 스트라이프 형상으로 형성된다.
또한 소스 영역 및 드레인 영역 위에는 이들과 접속하는 소스 전극(29) 및 드레인 전극(30)이 형성되고, 백 게이트 영역으로 되는 반도체 기판(21)의 이면에는 게이트 영역과 접속하는 게이트 전극(31)이 형성된다(예를 들면 특허 문헌 1 참조).
[특허 문헌 1] 일본 특허 공개 평성08-227900호 공보(제2쪽 도 6)
도 10을 참조하여, J-FET(200)가 온 상태인 경우, 드레인 영역(26)으로부터 게이트 영역(27)의 하방을 통과하여 소스 영역(25)에 이르는 채널 영역(24)이 전류 경로(파선 화살표)로 된다. 그리고, 드레인-소스간 포화 전류(이하 IDSS)는, 게이트 영역(27) 바로 아래의 채널 영역(24)의 폭과 불순물 농도에 의해 결정한다.
게이트 영역(27)은 불순물 농도가 1.0E18 cm-3 정도인 고농도 p형 불순물의 확산 영역이며, 채널 영역(24)은 불순물 농도가 1.0E15 cm-3 정도이다. 이 때문에, 게이트 영역(27)의 p형 불순물이 불순물 농도가 낮은 채널 영역(24) 내에 확산되어, 게이트 영역(27) 바로 아래의 채널 영역(24)(일점 쇄선의 동그라미 표시)의 n형 불순물 농도가 저하된다. 또한 백 게이트 영역인 p형 반도체층(22)으로부터도, 채널 영역(24)에 p형 불순물이 기어 올라가, n형 불순물 농도가 저하된다.
도 11은, 도 10의 x-x'선 및 y-y'선의 단면에서의 불순물 농도 프로파일을 나타내는 도면이다.
실선이, p형 불순물이 과잉으로 확산된 경우의 게이트 영역(27), 채널 영역(24), p형 반도체층(22)의 불순물 농도 프로파일을 나타내고, 파선이 p형 불순물이 과잉으로 확산되지 않은 경우를 나타낸다. 또한 세선이, 드레인 영역(26) 하방의 채널 영역(24) 및 p형 반도체층(22)의 불순물 농도 프로파일이다.
즉, 과잉으로 확산되지 않는 경우(파선)에는, 소정의 불순물 농도를 갖는 게이트 영역(27) 바로 아래의 채널 영역(24)으로서 폭 d1이 확보되어 있어도, p형 불순물의 과잉의 확산(실선)에 의해, 실질적으로는 게이트 영역(27) 바로 아래의 채널 영역(24)은 폭 d2로 감소하게 된다.
가는 실선과 같이, 도 10의 y-y'선에서는 불순물 농도 프로파일이 변하지 않기 때문에, p형 불순물이 과잉으로 확산된 경우에는, 과잉 확산되지 않은 경우와 비교하여 특히 게이트 영역(27) 바로 아래에서 전류 경로가 좁아지게 되어, IDSS의 저항값을 증가시키게 된다.
이러한 불순물의 확산 변동의 정도는, 동일 웨이퍼 내이어도 서로 다르기 때문에, 과잉으로 확산되는 칩과, 그다지 확산되지 않는 칩이 발생하여, 동일 웨이퍼 내의 J-FET(200) 사이에서 IDSS 변동이 발생하는 문제로 된다. 특히 채널 영역(24)을 불순물 주입 및 확산에 의해 형성한 경우에는, 그 자체에 확산 변동이 발생하기 때문에, 동일 웨이퍼 내의 IDSS 변동이 현저하게 되어, 양품 규격으로부터 벗어나는 칩이 다발하는 등의 문제가 있었다.
또한, 게이트 영역 바로 아래에서 전류 경로의 저항값이 급격하게 증가함으로써, 순 전달 어드미턴스 gm이나 전압 이득 Gv의 열화나, 노이즈 전압 Vno의 증가 등, 특성이 열화하는 문제도 있었다.
한편, 채널 영역의 불순물 농도를 높게 함으로써, 게이트 영역 혹은 백 게이트 영역으로 되는 p형 반도체층으로부터 p형 불순물이 확산함에 따른 영향을 받기 어렵게 된다.
그러나, 채널 영역을 고농도로 하는 것은, 게이트 영역의 측면 주위의 불순물 농도도 높아지는 것을 의미하며, 즉 소스-게이트간 역바이어스 전압 VGSO 인가시의 공핍층의 확대가 불충분해져, 소정의 내압을 확보할 수 없는 문제가 있다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째로, 백 게이트 영역으로 되는 일 도전형 반도체 기판과, 그 기판 표면에 형성된 역도전형의 채널 영역과, 그 채널 영역 표면에 형성된 일 도전형의 게이트 영역과, 그 게이트 영역 하방의 상기 채널 영역 저부에 형성되고, 그 채널 영역보다 불순물 농도가 높은 역도전형 불순물 영역과, 상기 게이트 영역의 양측의 상기 채널 영역 표면에 형성된 역도전형의 소스 영역 및 드레인 영역을 구비함으로써 해결하는 것이다.
둘째로, 백 게이트 영역으로 되는 일 도전형 반도체 기판을 준비하는 공정과, 상기 백 게이트 영역의 상방에 역도전형 불순물 영역을 형성하는 공정과, 그 역도전형 불순물 영역 위에 역도전형 반도체층을 형성하는 공정과, 그 역도전형 반도체층을 관통하는 분리 영역을 형성하고, 그 분리 영역으로 구획된 채널 영역을 형성하는 공정과, 상기 역도전형 불순물 영역 위의 상기 채널 영역 표면에 일 도전형의 게이트 영역을 형성하는 공정과, 그 게이트 영역의 양측의 채널 영역 표면에 역도전형의 소스 영역 및 드레인 영역을 형성하는 공정을 구비함으로써 해결하는 것이다.
본 발명에 따르면 이하의 많은 효과가 얻어진다.
첫째로, 게이트 영역 바로 아래의 채널 영역 저부에, 고농도의 n형 불순물 영역을 형성함으로써, 그 n형 불순물 영역을 전류 경로에 이용할 수 있다. n형 불순물 영역은, 채널 영역보다 고농도이기 때문에, 게이트 영역으로부터 p형 불순물이 확산함으로써, 게이트 영역 바로 아래의 채널 영역의 n형 불순물 농도가 저하한 경우라도, n형 불순물 영역은 그 영향을 받기 어려워, 전류 경로의 저항값의 증대를 방지할 수 있다. 또한, 백 게이트 영역으로 되는 p형 반도체층으로부터의 p형 불순물의 기어오름의 영향도 받기 어려워, n형 불순물 영역 내의 불순물 농도를 대략 균일하게 유지할 수 있다. 따라서, 이 n형 불순물 영역을 전류 경로의 일부(특히 게이트 영역 바로 아래의 전류 경로의 일부)로 함으로써, 저항값의 변동의 불균일을 억제할 수 있고, 동일 웨이퍼 내에서의 J-FET의 IDSS 변동을 저감할 수 있다.
둘째로, n형 불순물 영역은 채널 영역의 저부에 형성되기 때문에, 채널 영역의 불순물 농도는, 종래대로의 저농도로 유지할 수 있다. 채널 영역의 불순물 농도를 높임으로써, 게이트 영역 또는 백 게이트 영역으로부터의 p형 불순물의 확산의 영향을 받기 어렵게 할 수는 있다. 그러나, 게이트 영역 주위의 채널 영역의 불순물 농도가 높아지면, 공핍층의 확대가 불충분하여, 내압이 열화하는 문제가 있다.
본 실시 형태에 따르면, 게이트 영역 주위의 채널 영역은 종래대로의 불순물 농도를 유지할 수 있으므로, 소정의 내압을 유지할 수 있다.
셋째로, 전류 경로의 일부로 되는 n형 불순물 영역을, 소스 영역 하방으로부터 드레인 영역 하방까지 형성함으로써, J-FET의 대부분의 전류 경로의 저항값을 대략 균일하게 할 수 있어, 안정된 IDSS를 얻을 수 있다.
또한, 노이즈 전압 Vno의 저감, 순 전달 어드미턴스 gm 및 전압 이득 Gv를 향상시킬 수 있다.
이하에 본 발명의 실시 형태에 대하여, 접합형 전계 효과 트랜지스터(J-FET)를 예로, 도 1 내지 도 9를 참조하여 설명한다.
도 1은, J-FET(100)의 일부를 도시하는 평면도로서, 도 1의 (A)는 전극층을 생략한 도면이고, 도 1의 (B)는 전극층을 배치한 도면이다.
본 실시 형태의 J-FET(100)는, 일 도전형 반도체 기판(1)과, 채널 영역(4)과, 게이트 영역(7)과, 소스 영역(5)과, 드레인 영역(6)과, 역도전형(n형) 불순물 영역(16)으로 구성된다.
도 1의 (A)를 참조하여, J-FET(100)는, 1개의 칩을 구성하여 백 게이트 영역으로 되는 p형의 반도체 기판(1)에, 분리 영역(3)으로 구획된 1개의 채널 영역(4)이 형성된 경우를 나타내지만, 채널 영역(4)이 복수이어도 된다.
분리 영역(3)은, 고농도의 p형 불순물 영역이며, 후술하는 단면도(도 2)와 같이, n형의 채널 영역(4)을 관통하여 p형 반도체 기판(1)에 도달한다.
채널 영역(4) 표면에는, p형의 게이트 영역(7)이 배치된다. 게이트 영역(7)은, 스트라이프 형상으로 형성된다.
게이트 영역(7)은, 채널 영역(4) 주위의 p형 불순물 영역의 분리 영역(3)까지 연장되고, 이것과 컨택트한다. 즉, 게이트 영역(7)은, 분리 영역(3)을 개재하여, 백 게이트 영역(p형 반도체 기판(1))과 접속한다.
n형의 소스 영역(5) 및 드레인 영역(6)은, 게이트 영역(7)의 양측에, 각각 스트라이프 형상으로 배치된다.
도 1의 (B)를 참조하여, 소스 전극(11) 및 드레인 전극(12)은, 각각 소스 영역(5) 및 드레인 영역(6)과 중첩하는 스트라이프 형상으로 형성되고, 채널 영역(4) 표면을 덮는 절연막(도시 생략)에 형성된 컨택트 홀을 통하여, 소스 영역(5) 및 드레인 영역(6)과 접속한다.
도시는 생략하지만, 채널 영역(4) 위에 배치된 소스 전극(11) 및 드레인 전극(12)은 각각이 배선에 의해 묶여져 빗살 무늬 형상으로 된다. 소스 전극(11) 및 드레인 전극(12)은, 각각의 빗살 무늬를 맞물리게 한 형상으로 배치되고, 소스 패드 전극 및 드레인 패드 전극(도시 생략)과 각각 접속한다.
도 2는, 도 1의 a-a선 단면도인데, 이후의 단면도에서는, 채널 영역(4) 위의 1조의 소스 영역(5), 게이트 영역(7) 및 드레인 영역(6)으로 구성된 1개의 셀에 대하여 도시한다.
백 게이트 영역으로 되는 p형 반도체 기판(1)은, p형의 실리콘 반도체 기판 (불순물 농도가 예를 들면 4E15 cm-3 정도)이다. 채널 영역(4)은, 에피택셜 성장 등에 의해 형성한 n형 반도체층(4')이며, 불순물 농도는 예를 들면 1.0E15 cm-3 정도이다. 채널 영역(4)은, p형 반도체 기판(1) 표면에 n형 불순물을 이온 주입하여 확산해서 형성하여도 된다.
n형 반도체층(4')은, p형 반도체 기판(1)까지 도달하는 분리 영역(3)에 의해 섬 형상으로 분할되어, 채널 영역(4)으로서 구획된다.
게이트 영역(7)은, 채널 영역(4)의 표면에 형성된 p형 불순물의 확산 영역이다. 게이트 영역(7)의 불순물 농도는, 1E18 cm-3 정도가 바람직하다.
이미 설명한 바와 같이 게이트 영역(7)은, 분리 영역(3), p형 반도체 기판(1)을 개재하여, p형 반도체 기판(1) 이면에 형성된 게이트 전극(13)과 전기적으로 접속한다.
소스 영역(5) 및 드레인 영역(6)은, 채널 영역(4) 표면에 n형 불순물을 주입ㆍ확산하여 형성한 영역이다. 소스 영역(5) 및 드레인 영역(6)은, 게이트 영역(7)의 양측에 각각 스트라이프 형상으로 배치된다.
p형 반도체 기판(1) 표면에는 절연막(9)이 형성되고, 소스 영역(5) 및 드레인 영역(6)과 중첩하여 스트라이프 형상의 소스 전극(11) 및 드레인 전극(12)이 형성된다. 소스 전극(11) 및 드레인 전극(12)은, 절연막(9)에 형성된 컨택트 홀을 통하여 소스 영역(5) 및 드레인 영역(6)과 각각 컨택트한다.
n형 불순물 영역(16)은, 적어도 게이트 영역(7) 바로 아래의 채널 영역(4)의 저부에 형성된다. n형 불순물 영역(16)의 불순물 농도는, 게이트 영역(7)의 p형 불순물의 확산 및, 백 게이트 영역(p형 반도체 기판(1))으로부터의 p형 불순물의 기어 오름의 영향을 받지 않을 정도로 한다. 즉, 채널 영역(4)보다 높고, 예를 들면 1E17 cm-3 정도이다.
n형 불순물 영역(16)은, 1개의 채널 영역(4) 내에서 분리 영역(3)에 도달하기 직전까지 연속하여 형성된다. 여기에서, 분리 영역(3)과, n형 불순물 영역(16)이 접하면, 그 교점에서 공핍층의 신장이 억제되어, 내압 열화를 야기한다. 즉 n형 불순물 영역(16)의 단부는, 분리 영역(3)과 예를 들면 2 ㎛ 내지 3 ㎛ 정도의 거리로 이격된다.
또한 n형 불순물 영역(16)은, 1개의 셀, 즉 소스 영역(5) 하방으로부터, 게이트 영역(7) 및 드레인 영역(6)의 하방까지 연속하여, 1개의 채널 영역(4) 저부에 복수 형성되어도 된다.
종래 구조(도 10)에서, 채널 영역(24)은, 불순물 농도가 낮고(예를 들면 1.0E15 cm-3 정도), 게이트 영역(27)은, 불순물 농도가 높기(1E18 cm-3 정도) 때문에, 게이트 영역(27) 바로 아래에서는 게이트 영역(27)의 p형 불순물이 채널 영역(24)으로 확산하여, 채널 영역(24) 내의 n형 불순물 농도가 저하하게 된다.
이미 설명한 바와 같이, J-FET의 온 상태에서는, 드레인 영역(26)으로부터 게이트 영역(27) 하방을 통과하여, 소스 영역(25)에 도달하는 전류 경로가 형성된다(도 10: 파선 화살표). 그러나, 게이트 영역(27) 바로 아래의 채널 영역(24)의 n형 불순물 농도가 저하함으로써, 게이트 영역(27) 바로 아래에서 전류 경로의 저항값이 증가하게 된다. 즉, 전류 경로에서, 저항값이 낮은 영역과 높은 영역이 발생하여, IDSS가 변동, 전자의 흐름이 불균일해져, 노이즈 전압 Vno의 악화의 하나의 요인으로 된다.
또한, 게이트 영역(27) 바로 아래의 채널 영역(24)에 미치는 p형 불순물의 영향은, 게이트 영역(27) 자신의 확산 변동 및 p형 불순물의 채널 영역(24)에의 확산 변동에 의해, 동일 웨이퍼 내이어도 마찬가지로 발생한다고는 할 수 없다.
즉 종래 구조에서는, 전류 경로가 좁아짐에 의한 저항값 증가가 문제일 뿐만 아니라, 동일 웨이퍼 내에서의 IDSS 변동도 문제이었다.
또한, 저항값의 증가는, 노이즈 전압 Vno의 증가나, 순 전달 어드미턴스 gm의 저감, 전압 이득 Gv의 저감을 야기하는 문제가 있다.
채널 영역(24)의 불순물 농도를 높이면, p형 불순물의 확산의 영향을 받기 어렵게 되지만, 내압이 열화하기 때문에 바람직하지 않다.
본 실시 형태에서는, n형의 채널 영역(4) 저부에 이것과 당접하여 불순물 농도가 높은 n형 불순물 영역(16)이 배치된다. 따라서, 파선 화살표와 같이 n형 불순물 영역(16)을 전류 경로로서 이용할 수 있다.
즉, 게이트 영역(7) 바로 아래에서 채널 영역(4)의 n형 불순물 농도가 저하한 경우에도, n형 불순물 영역(16)은 그 영향을 거의 받는 일은 없다. 또한, n형 불순물 영역(16)의 불순물 농도는, 백 게이트 영역인 p형 반도체층 기판(1)의 불순 물 농도(4.0E15 cm-3)보다 높기 때문에, p형 반도체 기판(1)으로부터의 p형 불순물의 기어오름의 영향도 거의 받는 일은 없다.
따라서, 채널 영역(4)의 저부에, 전류 경로로 되는 고농도의 n형 불순물 영역(16)을 배치함으로써, 드레인 영역(6) 하방으로부터 소스 영역(5) 하방에 이르는 전류 경로의 저항값의 변화를 거의 균일하게 할 수 있다.
또한, 채널 영역(4)은 종래의 불순물 농도를 유지할 수 있으므로, J-FET(100)의 오프시에는, 게이트-소스간 전압 VGS에 영향을 주는 게이트 영역(7)의 주위에 공핍층을 충분히 넓힐 수 있어, 소정의 내압을 확보할 수 있다.
또한, J-FET(100)의 오프시에는, 게이트 영역(7)의 하방에 연장된 공핍층은, n형 불순물 영역(16)에도 넓어져, 핀치 오프한다. n형 불순물 영역(16)은 채널 영역(4)보다 공핍층이 넓어지기 어렵지만, 그 두께가 0.2 ㎛ 이하이기 때문에 핀치 오프하기에는 충분하다.
이에 의해, J-FET(100) 내에서의 전류 경로의 저항값 변동을 적게 할 수 있으므로, 안정된 IDSS를 얻을 수 있다. 또한, 동일 웨이퍼 내에서 p형 불순물의 과잉의 확산이 진행되는 칩과 그렇지 않은 칩이 발생한 경우에도, IDSS는 대략 균일한 값이 얻어져, 복수의 J-FET(100) 사이에서의 IDSS 변동을 저감할 수 있다.
또한, 소스 영역(5) 하방으로부터 드레인 영역(6) 하방까지의 전류 경로는, 불순물 농도가 대략 균일하고 저저항의 n형 불순물 영역(16)이므로, J-FET의 대부분의 전류 경로의 저항값을 대략 균일하게 할 수 있다. 이에 의해, 전자의 흐름이 대략 균일해지기 때문에, 노이즈 전압 Vno를 저감할 수 있다. 또한 IDSS가 안정되어, 순 전달 어드미턴스 gm 및 전압 이득 Gv를 향상시킬 수 있다.
또한, n형 불순물 영역(16)은, 게이트 영역(7) 바로 아래만이어도 되지만, 안정된 IDSS를 얻기 위해서는, 전류 경로로 되는 드레인 영역(6)의 하방, 게이트 영역(7)의 하방, 소스 영역(5)의 하방에 연속되도록, 채널 영역(4) 저부에 형성하는 패턴이 바람직하다.
다음으로, 도 3 내지 도 9를 참조하여, 본 실시 형태의 J-FET(100)의 제조 방법을 설명한다.
본 실시 형태의 J-FET의 제조 방법은, 백 게이트 영역으로 되는 일 도전형 반도체 기판을 준비하는 공정과, 상기 백 게이트 영역의 상방에 역도전형 불순물 영역을 형성하는 공정과, 그 역도전형 불순물 영역의 위에 역도전형 반도체층을 형성하는 공정과, 그 역도전형 반도체층을 관통하는 분리 영역을 형성하고, 그 분리 영역으로 구획된 채널 영역을 형성하는 공정과, 상기 역도전형 불순물 영역 위의 상기 채널 영역 표면에 일 도전형의 게이트 영역을 형성하는 공정과, 그 게이트 영역의 양측의 채널 영역 표면에 역도전형의 소스 영역 및 드레인 영역을 형성하는 공정으로 구성된다.
제1 공정(도 3): 백 게이트 영역으로 되는 일 도전형 반도체 기판을 준비하는 공정.
백 게이트 영역으로 되는 p형 반도체 기판(1)을 준비한다. p형 반도체 기 판(1)의 불순물 농도는, 예를 들면 4E15 cm-3 정도이다.
제2 공정(도 4): 백 게이트 영역의 상방에 역도전형 불순물 영역을 형성하는 공정.
백 게이트 영역 표면에 절연막(예를 들면 산화막)(9')을 형성하여 소정의 위치를 개구하고, n형 불순물을 선택적으로 이온 주입(주입 에너지 20 KeV)한다. 불순물은 예를 들면 인(P+)이다. 그 후 열 처리를 행하고, n형 불순물을 확산하여 n형 불순물 영역(16)을 형성한다. n형 불순물 영역(16)의 불순물 농도는, 예를 들면 1E16 cm-3이다. n형 불순물 영역(16)은, 어느 것이나 후속 공정에서 형성되는 채널 영역의 저부 전체면에서, 분리 영역의 직전까지 연속되는 패턴으로 형성된다.
또한 n형 불순물 영역(16)은, 1개의 셀, 즉 소스 영역(5) 하방으로부터, 게이트 영역(7) 및 드레인 영역(6)의 하방까지 연속하여, 1개의 채널 영역(4) 저부에 복수 형성되어도 된다.
제3 공정(도 5): 역도전형 불순물 영역의 위에 역도전형 반도체층을 형성하는 공정.
마스크로 된 절연막(9')을 제거하고, 전체면에, 예를 들면 에피택셜 성장 등에 의해 n형 반도체층(4')을 형성한다. n형 반도체층(4')은, 백 게이트 영역 상방 및 n형 불순물 영역(16) 위에 형성된다. n형 반도체층(4')의 불순물 농도는, 1.0E15 cm-3 정도이다.
제4 공정(도 6): 역도전형 반도체층을 관통하는 분리 영역을 형성하고, 분리 영역으로 구획된 채널 영역을 형성하는 공정.
전체면에, 원하는 위치가 개구된 마스크(도시 생략)를 형성하고, 고농도의 p형 불순물(불순물 농도 1E16 cm-3 정도)을 이온 주입 및 확산하여, n형 반도체층(4')을 관통하고, p형 반도체층 기판(1)에 도달하는 분리 영역(3)을 형성한다.
분리 영역(3)에 의해 n형 반도체층(4')은 복수로 구획되고, 채널 영역(4)이 형성된다. 채널 영역(4) 저부의 일부분은, n형 반도체 영역(16)과 당접한다.
제5 공정(도 7 및 도 8): 역도전형 불순물 영역 위의 채널 영역 표면에 일 도전형의 게이트 영역을 형성하는 공정, 및, 게이트 영역의 양측의 채널 영역 표면에 역도전형의 소스 영역 및 드레인 영역을 형성하는 공정.
다시 전체면에 절연막(산화막)(9)을 4000 Å 정도의 두께로 형성하고, 포토레지스트 PR에 의해 개구부 OP만이 노출되는 마스크를 설치하여, 게이트 영역의 형성 영역에 개구부 0P를 형성한다.
전체면에, p형 불순물의 이온 주입을 행한다. 이온은 예를 들면 붕소(R+)이며, 주입 에너지는 25 KeV, 도즈량은 5E15 cm-2 정도이다. 이에 의해, p형의 게이트 불순물 주입 영역(7')이 형성된다(도 7).
다시 전체면에 절연막(9)을 형성하고, 소스 영역 및 드레인 영역의 형성 영역의 절연막(9)을 개구한다. 전체면에, n형 불순물(도즈량: 7E15 cm-2, 주입 에너지: 100 KeV)을 이온 주입하고, 소스 불순물 주입 영역(5') 및 드레인 불순물 주입 영역(6')을 형성한다(도 8의 (A)).
그 후, 열 처리(예를 들면 900 ℃ 정도, 60분)를 실시한다. 이에 의해 소스 불순물 주입 영역(5') 및 드레인 불순물 주입 영역(6')의 n형 불순물이 채널 영역(3)에 확산되고, 소스 영역(5) 및 드레인 영역(6)이 형성된다. 또한, 동시에 게이트 불순물 주입 영역(7')의 불순물이 확산된다. 소스 영역(5), 드레인 영역(6)은, 불순물 농도가 4E19 cm-3 정도로 형성된다.
소스 영역(5)의 하방, 게이트 영역(7)의 하방 및 드레인 영역(6)의 하방에는 연속하여, 채널 영역(4) 저부와 당접하는 n형 불순물 영역(16)이 배치된다(도 8의 (B)).
제6 공정(도 9): 각 영역에 접속하는 전극을 형성하는 공정.
기판 표면의 절연막(9)을 그대로, Al 등의 금속을 증착하여, 소정의 전극 구조로 패터닝한다. 이에 의해, 소스 영역(5) 및 드레인 영역(6)에 각각 컨택트하는 소스 전극(11) 및 드레인 전극(12)을 형성한다. 또한, 기판 이면에는 게이트 전극(13)을 형성한다. 게이트 전극(13)은, p형 반도체 기판(1), 분리 영역(3)을 통하여, 게이트 영역(7)에 접속한다.
도 1은 본 발명을 설명하기 위한 평면도.
도 2는 본 발명을 설명하기 위한 단면도.
도 3은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 4는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 5는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 6은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 8은 본 발명의 제조 방법을 설명하기 위한 단면도.
도 9는 본 발명의 제조 방법을 설명하기 위한 단면도.
도 10은 종래 구조를 설명하기 위한 단면도.
도 11은 종래 구조를 설명하기 위한 특성도.
<도면의 주요 부분에 대한 부호의 설명>
1: p형 반도체 기판
3: 분리 영역
4: 채널 영역
4': n형 반도체층
5: 소스 영역
6: 드레인 영역
7: 게이트 영역
9: 절연막
11: 소스 전극
12: 드레인 전극
13: 게이트 전극
16: n형 불순물 영역
21: p+형 반도체 기판
22: p형 반도체층
23: 분리 영역
24: 채널 영역
25: 소스 영역
26: 드레인 영역
27: 게이트 영역
29: 소스 전극
30: 드레인 전극
31: 게이트 전극
40: 절연막
100, 200: 접합형 FET(J-FET)

Claims (6)

  1. 백 게이트 영역으로 되는 일 도전형 반도체 기판과,
    상기 기판 표면에 형성된 역도전형의 채널 영역과,
    상기 채널 영역 표면에 형성된 일 도전형의 게이트 영역과,
    상기 게이트 영역 하방의 상기 채널 영역 저부에 형성되고, 그 채널 영역보다 불순물 농도가 높은 역도전형 불순물 영역과,
    상기 게이트 영역의 양측의 상기 채널 영역 표면에 형성된 역도전형의 소스 영역 및 드레인 영역
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 역도전형 불순물 영역은, 상기 소스 영역 하방으로부터 상기 드레인 영역 하방까지 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널 영역의 단부에는 분리 영역이 형성되고, 상기 역도전형 불순물 영역은 상기 분리 영역에 도달하기 직전까지 연속하여 형성되는 것을 특징으로 하는 반도체 장치.
  4. 백 게이트 영역으로 되는 일 도전형 반도체 기판을 준비하는 공정과,
    상기 백 게이트 영역의 상방에 역도전형 불순물 영역을 형성하는 공정과,
    상기 역도전형 불순물 영역 위에 역도전형 반도체층을 형성하는 공정과,
    상기 역도전형 반도체층을 관통하는 분리 영역을 형성하고, 그 분리 영역으로 구획된 채널 영역을 형성하는 공정과,
    상기 역도전형 불순물 영역 위의 상기 채널 영역 표면에 일 도전형의 게이트 영역을 형성하는 공정과,
    상기 게이트 영역의 양측의 채널 영역 표면에 역도전형의 소스 영역 및 드레인 영역을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 역도전형 불순물 영역은, 상기 소스 영역 하방으로부터 상기 드레인 영역 하방까지의 상기 채널 영역 저부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 역도전형 불순물 영역은 상기 분리 영역에 도달하기 직전까지 연속하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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