JPH079912B2 - 接合型電界効果トランジスタの製造方法 - Google Patents
接合型電界効果トランジスタの製造方法Info
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- JPH079912B2 JPH079912B2 JP4320285A JP4320285A JPH079912B2 JP H079912 B2 JPH079912 B2 JP H079912B2 JP 4320285 A JP4320285 A JP 4320285A JP 4320285 A JP4320285 A JP 4320285A JP H079912 B2 JPH079912 B2 JP H079912B2
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 産業上の利用分野 この発明はバックゲート型の接合型電界効果トランジス
タ（以下Ｊ−FETという）の製造方法に関する。
タ（以下Ｊ−FETという）の製造方法に関する。
従来の技術 Ｊ−FETにおいても種々の構造が知られる。例えばメッ
シュ状のゲート領域により隔てられた区画に交互にソー
ス領域とドレイン領域を配備したマルチタイプと称され
るものもあるが、第２図には本発明により製造されるＪ
−FETの一例として、一般的に知られるストライプタイ
プのＮ型チャネルＪ−FETの断面構造を模式的に示す。
シュ状のゲート領域により隔てられた区画に交互にソー
ス領域とドレイン領域を配備したマルチタイプと称され
るものもあるが、第２図には本発明により製造されるＪ
−FETの一例として、一般的に知られるストライプタイ
プのＮ型チャネルＪ−FETの断面構造を模式的に示す。
同図に見られるようにバックゲートとなるP+型基板１の
上に形成されたＰ型のエピタキシャル層２及びP+型アイ
ソレーション３によって囲まれたＮ型のチャネル領域４
の中にストライプ状の複数個のソース領域５、ゲート領
域６及びドレイン領域７が順に形成されている。但しゲ
ート領域６はアイソレーション３と接する構造となって
いる。
上に形成されたＰ型のエピタキシャル層２及びP+型アイ
ソレーション３によって囲まれたＮ型のチャネル領域４
の中にストライプ状の複数個のソース領域５、ゲート領
域６及びドレイン領域７が順に形成されている。但しゲ
ート領域６はアイソレーション３と接する構造となって
いる。
この構造に代表されるＪ−FETを製造するのに従来で
は、先ずチャネル領域４を覆う酸化膜（図示せず）の一
部をパターンエッチングで開孔し、イオン注入或いは気
相拡散などにより不純物をドープした後、熱処理を施し
てゲート領域６を形成するとともに酸化膜を成長させて
開孔部を塞ぎ、次にソース領域５及びドレイン領域７の
位置を設定するため再び酸化膜の一部を開孔していた。
は、先ずチャネル領域４を覆う酸化膜（図示せず）の一
部をパターンエッチングで開孔し、イオン注入或いは気
相拡散などにより不純物をドープした後、熱処理を施し
てゲート領域６を形成するとともに酸化膜を成長させて
開孔部を塞ぎ、次にソース領域５及びドレイン領域７の
位置を設定するため再び酸化膜の一部を開孔していた。
発明が解決しようとする問題点 従来の方法では、第１導電型のゲート領域形成のための
酸化膜の開孔と第２導電型のソース及びドレイン領域形
成のための開孔という２回の領域位置設定、即ち２回の
マスク合わせ作業を行っているため、ゲート領域とソー
ス及びドレイン領域の間にマスク合わせずれに対する空
間的余裕を設計時に見込む必要があり、素子面積を一定
以上縮小することが困難である。従って素子面積に依存
する素子性能要因である伝達コンダクタンスgmの向上と
同じく入力容量Cinの低減が望めず、その結果、fmax＝g
m/2πCinで定義される最大動作周波数fmaxの増大を図る
ことができなかった。
酸化膜の開孔と第２導電型のソース及びドレイン領域形
成のための開孔という２回の領域位置設定、即ち２回の
マスク合わせ作業を行っているため、ゲート領域とソー
ス及びドレイン領域の間にマスク合わせずれに対する空
間的余裕を設計時に見込む必要があり、素子面積を一定
以上縮小することが困難である。従って素子面積に依存
する素子性能要因である伝達コンダクタンスgmの向上と
同じく入力容量Cinの低減が望めず、その結果、fmax＝g
m/2πCinで定義される最大動作周波数fmaxの増大を図る
ことができなかった。
本発明の目的は素子面積の縮小を可能にし、諸特性の向
上を図ることのできるＪ−FETの製造方法を提供するこ
とである。
上を図ることのできるＪ−FETの製造方法を提供するこ
とである。
問題点を解決するための手段 本発明の構成の主要部は次のとおりである。
チャネル領域を覆う酸化膜にゲート、ソース及びド
レイン領域を位置設定するための開孔を一度に施す。
レイン領域を位置設定するための開孔を一度に施す。
開孔部を含めて酸化膜上を絶縁膜で覆う。
絶縁膜の一部を除去し、ゲート領域を形成するとと
もに酸化膜を成長させゲート領域を位置設定するための
開孔部を塞ぐ。
もに酸化膜を成長させゲート領域を位置設定するための
開孔部を塞ぐ。
残りの絶縁膜を除去し、ソース及びドレイン領域を
形成する。
形成する。
作用 ゲート、ソース及びドレイン領域の位置が、１回のマス
ク合わせにより指定され、これらの領域の相対位置関係
が設計どおりのものとなる。
ク合わせにより指定され、これらの領域の相対位置関係
が設計どおりのものとなる。
実施例 以下、第１図を参照してこの発明の一実施例を詳細に説
明する。尚、本実施例ではＮチャネルのＪ−FETの場合
を説明し、図面ではその最小単位を表記する。
明する。尚、本実施例ではＮチャネルのＪ−FETの場合
を説明し、図面ではその最小単位を表記する。
P+型からなるシリコン基板10の表面にＰ型半導体20
を成長させる。この半導体20の表面にSiO2からなる酸化
膜30を7000Å程度成長させる（第１図(a)参照）。この
酸化膜30の所定位置をホトリソグラフィ技術でもってパ
ターン開孔し、Ｎ型のチャネル領域40を拡散形成すると
共に、酸化膜30の開孔部を閉塞する（第１図(b)参
照）。但し、前記チャネル領域40は、前記Ｐ型半導体20
の上に更に成長させたＮ型エピタキシャル成長層をＰ型
半導体のアイソレーションにて分離して形成しても構わ
ない。いずれにしてもこれまでの工程で一つの面を酸化
膜で覆われ、他の面を第１の導電型の半導体で囲まれた
第２の導電型のチャネル領域40が形成される。
を成長させる。この半導体20の表面にSiO2からなる酸化
膜30を7000Å程度成長させる（第１図(a)参照）。この
酸化膜30の所定位置をホトリソグラフィ技術でもってパ
ターン開孔し、Ｎ型のチャネル領域40を拡散形成すると
共に、酸化膜30の開孔部を閉塞する（第１図(b)参
照）。但し、前記チャネル領域40は、前記Ｐ型半導体20
の上に更に成長させたＮ型エピタキシャル成長層をＰ型
半導体のアイソレーションにて分離して形成しても構わ
ない。いずれにしてもこれまでの工程で一つの面を酸化
膜で覆われ、他の面を第１の導電型の半導体で囲まれた
第２の導電型のチャネル領域40が形成される。
ゲート用開孔部、ソース用開孔部、ドレイン用開孔
部を形成すべき部分以外の酸化膜30の表面上にホトレジ
ストを被着し、このホトレジストをマスクとして酸化膜
30の一部を開孔する。これにより、チャネル領域40の上
部にある酸化膜30にゲート用開孔部31、ソース用開孔部
32、ドレイン用開孔部33を形成する。その後熱酸化によ
り前記各開孔部31、32、33に1000〜1500Å程度の第１の
パッドオキサイド51、第２のパッドオキサイド52及び第
３のパッドオキサイド53をそれぞれ形成し、チャネル領
域40の表面が劣化するのを防ぐ（第１図(c)参照）。
部を形成すべき部分以外の酸化膜30の表面上にホトレジ
ストを被着し、このホトレジストをマスクとして酸化膜
30の一部を開孔する。これにより、チャネル領域40の上
部にある酸化膜30にゲート用開孔部31、ソース用開孔部
32、ドレイン用開孔部33を形成する。その後熱酸化によ
り前記各開孔部31、32、33に1000〜1500Å程度の第１の
パッドオキサイド51、第２のパッドオキサイド52及び第
３のパッドオキサイド53をそれぞれ形成し、チャネル領
域40の表面が劣化するのを防ぐ（第１図(c)参照）。
酸化膜30と第１のパッドオキサイド51、第２のパッ
ドオキサイド52及び第３のパッドオキサイド53との表面
上にSi3N4膜からなる絶縁膜60を例えば減圧CVD等でもっ
て形成する（第１図(d)参照）。
ドオキサイド52及び第３のパッドオキサイド53との表面
上にSi3N4膜からなる絶縁膜60を例えば減圧CVD等でもっ
て形成する（第１図(d)参照）。
ゲート用開孔部31の上部にある絶縁膜60以外の絶縁
膜60の表面上にホトレジスト70を被着し、このホトレジ
スト70をマスクとして絶縁膜60の一部を除去する。この
マスク合わせ精度は、ゲート用開孔部31とソース用開孔
部32との間ａおよびゲート用開孔部31とドレイン用開孔
部33との間ｂ内にホトレジスト70の開口部が納まる程度
でよい。次に、絶縁膜60をマスクとしてＰ型の不純物を
イオン打込みする（第１図(e)参照）。
膜60の表面上にホトレジスト70を被着し、このホトレジ
スト70をマスクとして絶縁膜60の一部を除去する。この
マスク合わせ精度は、ゲート用開孔部31とソース用開孔
部32との間ａおよびゲート用開孔部31とドレイン用開孔
部33との間ｂ内にホトレジスト70の開口部が納まる程度
でよい。次に、絶縁膜60をマスクとしてＰ型の不純物を
イオン打込みする（第１図(e)参照）。
イオン打込みされた半導体基板10を熱処理すること
によってＰ型のゲート領域80を拡散形成すると共に、例
えばウェットO2雰囲気中での熱処理で前記ゲート用開孔
部31を閉塞させる（第１図(f)参照）。
によってＰ型のゲート領域80を拡散形成すると共に、例
えばウェットO2雰囲気中での熱処理で前記ゲート用開孔
部31を閉塞させる（第１図(f)参照）。
次に残っている絶縁膜を除去するが後の工程で不用
意に酸化膜を薄くし、MOS容量の増加を招くことのない
よう必要最低限の絶縁膜の除去を行う即ち、ソース用開
孔部32およびドレイン用開孔部33の上部にある絶縁膜60
以外の絶縁膜60の表面上にホトレジスト71を被着し、こ
のホトレジスト71をマスクとして絶縁膜60を除去する。
その後、酸化膜30をマスクとしてＮ型の不純物をイオン
打込みする（第１図(g)参照）。
意に酸化膜を薄くし、MOS容量の増加を招くことのない
よう必要最低限の絶縁膜の除去を行う即ち、ソース用開
孔部32およびドレイン用開孔部33の上部にある絶縁膜60
以外の絶縁膜60の表面上にホトレジスト71を被着し、こ
のホトレジスト71をマスクとして絶縁膜60を除去する。
その後、酸化膜30をマスクとしてＮ型の不純物をイオン
打込みする（第１図(g)参照）。
イオン打込みされた半導体基板10を熱処理すること
により、N+型のソース領域90およびドレイン領域91を同
時に拡散形成する。その後前記露出した酸化膜30を均一
に薄くエッチングすることにより第２のパッドオキサイ
ド52及び第３のパッドオキサイド53及び熱処理によりそ
の上に成長した薄い酸化膜を取り除く。以下通常の蒸
着、パターンエッチングによりソース電極90a、導電型
電極91a及びシリコン基板10の裏面にゲート電極（図示
せず）を形成する（第１図(h)参照）。
により、N+型のソース領域90およびドレイン領域91を同
時に拡散形成する。その後前記露出した酸化膜30を均一
に薄くエッチングすることにより第２のパッドオキサイ
ド52及び第３のパッドオキサイド53及び熱処理によりそ
の上に成長した薄い酸化膜を取り除く。以下通常の蒸
着、パターンエッチングによりソース電極90a、導電型
電極91a及びシリコン基板10の裏面にゲート電極（図示
せず）を形成する（第１図(h)参照）。
また、このように製造されたＪ−FETでは、表面に絶縁
膜60、例えばSi3N4膜が残るため、信頼性が高くなると
いう付随的効果もある。
膜60、例えばSi3N4膜が残るため、信頼性が高くなると
いう付随的効果もある。
このようにしてＪ−FETを製造するにあたりゲート領域8
0、ソース領域90、ドレイン領域91を形成するのに、絶
縁膜を除去した後、パッドオキサイドを取り除き気相拡
散や固相拡散を用いてもよい。
0、ソース領域90、ドレイン領域91を形成するのに、絶
縁膜を除去した後、パッドオキサイドを取り除き気相拡
散や固相拡散を用いてもよい。
尚、上記実施例では、ゲート領域80とソース領域90とド
レイン領域91とがストライプ状となっているＪ−FETの
場合を説明しているが、この発明はこれに限定されず、
例えばゲート領域がメッシュ状となったマルチタイプの
Ｊ−FETにも適応しうることは勿論である。更に、Ｐチ
ャネルＪ−FETを形成する場合にも適応しうることは言
うまでもない。即ち、第１導電型とはＰ型或いはＮ型の
一方、第２導電型はその他方を意味するものである。
レイン領域91とがストライプ状となっているＪ−FETの
場合を説明しているが、この発明はこれに限定されず、
例えばゲート領域がメッシュ状となったマルチタイプの
Ｊ−FETにも適応しうることは勿論である。更に、Ｐチ
ャネルＪ−FETを形成する場合にも適応しうることは言
うまでもない。即ち、第１導電型とはＰ型或いはＮ型の
一方、第２導電型はその他方を意味するものである。
発明の効果 以上詳説したようにこの発明によれば、ソース領域、ド
レイン領域、ゲート領域を形成するためのマスクとなる
第１絶縁膜の窓開けを一回のマスク合わせ工程で指定し
ているから、従来のようにソース領域・ゲート領域間お
よびドレイン領域・ゲート領域間にマスク合わせのマー
ジンを設計時に見込む必要がない。即ち、その間隔を狭
くできることに基づいて、素子面積の縮小化により伝達
コングクタンスgmが向上すると共に入力容量Cinが低下
するから、最大動作周波数fmaxが向上する。
レイン領域、ゲート領域を形成するためのマスクとなる
第１絶縁膜の窓開けを一回のマスク合わせ工程で指定し
ているから、従来のようにソース領域・ゲート領域間お
よびドレイン領域・ゲート領域間にマスク合わせのマー
ジンを設計時に見込む必要がない。即ち、その間隔を狭
くできることに基づいて、素子面積の縮小化により伝達
コングクタンスgmが向上すると共に入力容量Cinが低下
するから、最大動作周波数fmaxが向上する。
このようにこの発明によれば、高精度なマスク合わせが
必要なく、非常に簡便な工程でもって歩留りの向上およ
び特性改善が図れるＪ−FETを製造することができる。
必要なく、非常に簡便な工程でもって歩留りの向上およ
び特性改善が図れるＪ−FETを製造することができる。
第１図はこの発明に係るＪ−FETの製造方法の一実施例
を示す断面説明図、第２図はこの発明によって製造され
るＪ−FETの一例を示す構造断面模式図である。 10……半導体基板 30……酸化膜 40……チャネル領域 31……ゲート用開孔部 32……ソース用開孔部 33……ドレイン用開孔部 51、52、53……パッドオキサイド 60……絶縁膜 80……ゲート領域 90……ソース領域 91……ドレイン領域
を示す断面説明図、第２図はこの発明によって製造され
るＪ−FETの一例を示す構造断面模式図である。 10……半導体基板 30……酸化膜 40……チャネル領域 31……ゲート用開孔部 32……ソース用開孔部 33……ドレイン用開孔部 51、52、53……パッドオキサイド 60……絶縁膜 80……ゲート領域 90……ソース領域 91……ドレイン領域
Claims (1)
- 【請求項１】一つの面が酸化膜（30）で覆われ、他の面
が第１導電型の半導体（20）により囲まれた、第２導電
型のチャネル領域（40）の中に、以下の順の工程により
ソース領域（90）、ドレイン領域（91）及びゲート領域
（80）を形成することを特徴とする接合型電界効果トラ
ンジスタの製造方法。 （イ）酸化膜（30）にパターンエッチングによりソース
用開孔部（32）、ドレイン用開孔部（33）及びゲート用
開孔部（31）を同時に形成する工程。 （ロ）ゲート用開孔部（31）、ソース用開孔部（32）及
びドレイン用開孔部（33）において露出しているチャネ
ル領域（40）の表面に酸化膜を成長させそれぞれ第１の
パッドオキサイド（51）、第２のパッドオキサイド（5
2）及び第３のパッドオキサイド（53）を形成する工
程。 （ハ）酸化膜（30）と第１のパッドオキサイド（51）、
第２のパッドオキサイド（52）及び第３のパッドオキサ
イド（53）との表面上に絶縁膜（60）を形成する工程。 （ニ）第１のパッドオキサイド（51）を覆う絶縁膜（6
0）を除去し、第１導電型不純物をドープし、ゲート領
域（80）を形成するとともにゲート用開孔部（31）内に
イオン注入の際のマスクとしての役割を果たす酸化膜を
成長させる工程。 （ホ）第２のパッドオキサイド（52）及び第３のパッド
オキサイド（53）を覆う絶縁膜（60）を除去する工程。 （ヘ）ソース用開孔部（32）、ドレイン用開孔部（33）
より第２導電型不純物をドープし、ソース領域（90）、
ドレイン領域（91）を形成する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320285A JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4320285A JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201475A JPS61201475A (ja) | 1986-09-06 |
| JPH079912B2 true JPH079912B2 (ja) | 1995-02-01 |
Family
ID=12657343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4320285A Expired - Fee Related JPH079912B2 (ja) | 1985-03-04 | 1985-03-04 | 接合型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH079912B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63205959A (ja) * | 1987-02-21 | 1988-08-25 | Matsushita Electric Works Ltd | 静電誘導形半導体装置の製法 |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| JP5191109B2 (ja) | 2006-08-29 | 2013-04-24 | ローム株式会社 | 接合型電界効果トランジスタ |
| JP2009043923A (ja) * | 2007-08-08 | 2009-02-26 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1985
- 1985-03-04 JP JP4320285A patent/JPH079912B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61201475A (ja) | 1986-09-06 |
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