JPH05315549A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05315549A JPH05315549A JP11944792A JP11944792A JPH05315549A JP H05315549 A JPH05315549 A JP H05315549A JP 11944792 A JP11944792 A JP 11944792A JP 11944792 A JP11944792 A JP 11944792A JP H05315549 A JPH05315549 A JP H05315549A
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- Japan
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Abstract
(57)【要約】
【目的】Ｊ−ＦＥＴの相互コンタクタンスを大きくし又
ＮＰＮトランジスタのエミッタ・コレクタ間耐圧を高く
した半導体装置を得る。 【構成】Ｐ+ 型分離領域５により分離された第１の島領
域に底部がＮ+ 型イオン注入層３に接するＰ型ゲート領
域６及びＮ+ 型のソース領域８，ドレイン領域９を備え
たＪ−ＦＥＴを構成し、第２の島領域のＰ型ベース領域
７及びＮ+ 型のエミッタ領域１０とＮ+ 型のコレクタコ
ンタクト領域１１を備えたＮＰＮトランジスタを構成す
る。
ＮＰＮトランジスタのエミッタ・コレクタ間耐圧を高く
した半導体装置を得る。 【構成】Ｐ+ 型分離領域５により分離された第１の島領
域に底部がＮ+ 型イオン注入層３に接するＰ型ゲート領
域６及びＮ+ 型のソース領域８，ドレイン領域９を備え
たＪ−ＦＥＴを構成し、第２の島領域のＰ型ベース領域
７及びＮ+ 型のエミッタ領域１０とＮ+ 型のコレクタコ
ンタクト領域１１を備えたＮＰＮトランジスタを構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
接合型ＦＥＴ（以下Ｊ−ＦＥＴと記す）とバイポーラト
ランジスタ（以下Ｂｉｐ−Ｔｒと記す）とを有する半導
体装置に関する。
接合型ＦＥＴ（以下Ｊ−ＦＥＴと記す）とバイポーラト
ランジスタ（以下Ｂｉｐ−Ｔｒと記す）とを有する半導
体装置に関する。
【０００２】
【従来の技術】従来のＪ−ＦＥＴとＢｉｐ−Ｔｒとを有
する半導体装置は、図２に示すように、Ｐ型シリコン基
板１の一主面に選択的にＮ+ 型埋込層２を形成し、Ｎ+
型埋込層２を含む表面にＴ−ＦＥＴのチャネル領域及び
ＮＰＮトランジスタのコレクタ領域を形成するためのＮ
型エピタキシャル層３を成長させる。次にエピタキシャ
ル層３にＰ型シリコン基板１に達するＰ+ 型分離領域５
を形成して、Ｊ−ＦＥＴとＮＰＮ型トランジスタを形成
するための、第１及び第２の島領域を区画する。次に第
１の島領域内にＰ+ 型のゲート領域６を選択的に形成
し、第２の島領域内にＰ型ベース領域７を選択的に形成
する。次に第１の島領域内にＮ+ 型ソース領域８及びド
レイン領域９を選択的に設け、第２の島領域内にＮ+ 型
エミッタ領域１０及びコレクタコンタクト領域１１を形
成し、半導体装置を完成させていた。
する半導体装置は、図２に示すように、Ｐ型シリコン基
板１の一主面に選択的にＮ+ 型埋込層２を形成し、Ｎ+
型埋込層２を含む表面にＴ−ＦＥＴのチャネル領域及び
ＮＰＮトランジスタのコレクタ領域を形成するためのＮ
型エピタキシャル層３を成長させる。次にエピタキシャ
ル層３にＰ型シリコン基板１に達するＰ+ 型分離領域５
を形成して、Ｊ−ＦＥＴとＮＰＮ型トランジスタを形成
するための、第１及び第２の島領域を区画する。次に第
１の島領域内にＰ+ 型のゲート領域６を選択的に形成
し、第２の島領域内にＰ型ベース領域７を選択的に形成
する。次に第１の島領域内にＮ+ 型ソース領域８及びド
レイン領域９を選択的に設け、第２の島領域内にＮ+ 型
エミッタ領域１０及びコレクタコンタクト領域１１を形
成し、半導体装置を完成させていた。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
装置は、Ｊ−ＦＥＴの相互コンダクタンスを決定するＮ
型エピタキシャル層の不純物濃度により、ＮＰＮトラン
ジスタのベース・コレクタ間の耐圧が支配される関係に
ある。すなはち、Ｊ−ＦＥＴの相互コンダクタンスを大
きくするために、Ｎ型エピタキシャル層の不純物濃度を
高くすると、ＮＰＮトランジスタのベース・コレクタ間
耐圧が低下してしまうという問題があった。
装置は、Ｊ−ＦＥＴの相互コンダクタンスを決定するＮ
型エピタキシャル層の不純物濃度により、ＮＰＮトラン
ジスタのベース・コレクタ間の耐圧が支配される関係に
ある。すなはち、Ｊ−ＦＥＴの相互コンダクタンスを大
きくするために、Ｎ型エピタキシャル層の不純物濃度を
高くすると、ＮＰＮトランジスタのベース・コレクタ間
耐圧が低下してしまうという問題があった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板上に設けられた高不純物濃度の逆導
電型埋込層と、前記埋込層を含む表面に設けられた低不
純物濃度の逆導電型エピタキシャル層と、前記エピタキ
シャル層に設けられ第１の島領域と前記埋込層を含む第
２の島領域を区画する素子分離領域と、前記第１の島領
域の底面部に設けられた高不純物濃度のイオン注入層
と、このイオン注入層に接する一導電型のゲート領域と
を有する接合型ＦＥＴと、前記第２の島領域に設けられ
たバイポーラトランジスタとを有するものである。
一導電型半導体基板上に設けられた高不純物濃度の逆導
電型埋込層と、前記埋込層を含む表面に設けられた低不
純物濃度の逆導電型エピタキシャル層と、前記エピタキ
シャル層に設けられ第１の島領域と前記埋込層を含む第
２の島領域を区画する素子分離領域と、前記第１の島領
域の底面部に設けられた高不純物濃度のイオン注入層
と、このイオン注入層に接する一導電型のゲート領域と
を有する接合型ＦＥＴと、前記第２の島領域に設けられ
たバイポーラトランジスタとを有するものである。
【０００５】
【実施例】次に、本発明について図面参照して説明す
る。図１は本発明の一実施例を示す断面図である。
る。図１は本発明の一実施例を示す断面図である。
【０００６】図１に示す様に、Ｐ型シリコン基板１の一
主面に砒素又はアンチモン等のＮ型不純物を選択的に拡
散してＮ+ 型埋込層２を形成する。次に、Ｎ+ 型埋込層
２を含むＰ型シリコン基板１の表面に気相成長法により
比抵抗２Ω・ｃｍ〜４Ω・ｃｍのＮ型エピタキシャル層
４を５μｍ程度の厚さに成長させる。
主面に砒素又はアンチモン等のＮ型不純物を選択的に拡
散してＮ+ 型埋込層２を形成する。次に、Ｎ+ 型埋込層
２を含むＰ型シリコン基板１の表面に気相成長法により
比抵抗２Ω・ｃｍ〜４Ω・ｃｍのＮ型エピタキシャル層
４を５μｍ程度の厚さに成長させる。
【０００７】次にＪ−ＦＥＴの将来ゲートの位置になる
領域に、Ｎ型不純物を例えば３〜５×１０13ｃｍ-3のド
ーズ量でイオン注入して形成し、部分的に比抵抗０．５
Ω・ｃｍのＮ+ 型イオン注入層３を形成する。次にＪ−
ＦＥＴ形成領域とＮＰＮトランジスタ形成領域を分離す
る為、Ｎ型エピタキシャル層４の表面に選択的にＰ型不
純物を拡散してＰ型シリコン基板１に達するＰ+ 型分離
領域５を形成し、第１及び第２の島領域を区画する。
領域に、Ｎ型不純物を例えば３〜５×１０13ｃｍ-3のド
ーズ量でイオン注入して形成し、部分的に比抵抗０．５
Ω・ｃｍのＮ+ 型イオン注入層３を形成する。次にＪ−
ＦＥＴ形成領域とＮＰＮトランジスタ形成領域を分離す
る為、Ｎ型エピタキシャル層４の表面に選択的にＰ型不
純物を拡散してＰ型シリコン基板１に達するＰ+ 型分離
領域５を形成し、第１及び第２の島領域を区画する。
【０００８】次に第１の島領域にＰ型不純物を拡散して
底部がＮ型イオン注入層３に接するゲート領域６を形成
する。次に第２の島領域にＰ型不純物を拡散してベース
領域７を形成する。次に１及び第２の島領域内に選択的
にＮ型不純物を拡散してソース領域８，ドレイン領域
９，エミッタ領域１０コレクタコンタクト領域１１を夫
々形成し、第１の島領域にＪ−ＦＥＴ第２の島領域にＮ
ＰＮトランジスタを形成する。
底部がＮ型イオン注入層３に接するゲート領域６を形成
する。次に第２の島領域にＰ型不純物を拡散してベース
領域７を形成する。次に１及び第２の島領域内に選択的
にＮ型不純物を拡散してソース領域８，ドレイン領域
９，エミッタ領域１０コレクタコンタクト領域１１を夫
々形成し、第１の島領域にＪ−ＦＥＴ第２の島領域にＮ
ＰＮトランジスタを形成する。
【０００９】ここで、Ｊ−ＦＥＴのゲート領域直下のＮ
+ 型イオン注入層３の比抵抗は０．５Ω・ｃｍで比較的
に不純物濃度が高く、ＮＰＮトランジスタのコレクタと
なるＮ型エピタキシャル層は、２Ω・ｃｍ〜４Ω・ｃｍ
で比較的不純物濃度が低い為、Ｊ−ＦＥＴの相互コンダ
クタンスを約５倍大きくでき、しかもＮＰＮトランジス
タのエミッタ・コレクタ間の耐圧を高くした半導体装置
を構成することができる。
+ 型イオン注入層３の比抵抗は０．５Ω・ｃｍで比較的
に不純物濃度が高く、ＮＰＮトランジスタのコレクタと
なるＮ型エピタキシャル層は、２Ω・ｃｍ〜４Ω・ｃｍ
で比較的不純物濃度が低い為、Ｊ−ＦＥＴの相互コンダ
クタンスを約５倍大きくでき、しかもＮＰＮトランジス
タのエミッタ・コレクタ間の耐圧を高くした半導体装置
を構成することができる。
【００１０】
【発明の効果】以上説明した様に本発明は、Ｊ−ＦＥＴ
のチャンネル領域の不純物濃度を高くし、ＮＰＮトラン
ジスタのコレクタ領域の不純物濃度を低くすることによ
り、Ｊ−ＦＥＴの相互コンダクタンスを大きくすると同
時に、ＮＰＮトランジスタのコレクタ・エミッタ間の耐
圧を高くすることができるという効果を有する。
のチャンネル領域の不純物濃度を高くし、ＮＰＮトラン
ジスタのコレクタ領域の不純物濃度を低くすることによ
り、Ｊ−ＦＥＴの相互コンダクタンスを大きくすると同
時に、ＮＰＮトランジスタのコレクタ・エミッタ間の耐
圧を高くすることができるという効果を有する。
【図１】本発明の一実施例を示す断面図。
【図２】従来の半導体装置の一例を示す断面図。
１ Ｐ型シリコン基板 ２ Ｎ+ 型埋込層 ３ Ｎ+ 型イオン注入層 ４ Ｎ型エピタキシャル層 ５ Ｐ+ 型分離領域 ６ ゲート領域 ７ ベース領域 ８ ソース領域 ９ ドレイン領域 １０ エミッタ領域 １１ コレクタ領域
Claims (1)
- 【請求項１】 一導電型半導体基板上に設けられた高不
純物濃度の逆導電型埋込層と、前記埋込層を含む表面に
設けられた低不純物濃度の逆導電型エピタキシャル層
と、前記エピタキシャル層に設けられ第１の島領域と前
記埋込層を含む第２の島領域を区画する素子分離領域
と、前記第１の島領域の底面部に設けられた高不純物濃
度のイオン注入層と、このイオン注入層に接する一導電
型のゲート領域とを有する接合型ＦＥＴと、前記第２の
島領域に設けられたバイポーラトランジスタとを有する
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11944792A JPH05315549A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11944792A JPH05315549A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315549A true JPH05315549A (ja) | 1993-11-26 |
Family
ID=14761627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11944792A Pending JPH05315549A (ja) | 1992-05-13 | 1992-05-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978452B1 (ko) * | 2007-08-08 | 2010-08-26 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
-
1992
- 1992-05-13 JP JP11944792A patent/JPH05315549A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100978452B1 (ko) * | 2007-08-08 | 2010-08-26 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7944017B2 (en) | 2007-08-08 | 2011-05-17 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981215 |