JPS61147546A - バイポ−ラ型半導体装置 - Google Patents
バイポ−ラ型半導体装置Info
- Publication number
- JPS61147546A JPS61147546A JP26985484A JP26985484A JPS61147546A JP S61147546 A JPS61147546 A JP S61147546A JP 26985484 A JP26985484 A JP 26985484A JP 26985484 A JP26985484 A JP 26985484A JP S61147546 A JPS61147546 A JP S61147546A
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried layer
- layer
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はバイポーラ型半導体装置の分離耐圧の改良に関
する。
する。
（ロ）従来の技術
従来のバイポーラ型半導体装置としては、例えば特開昭
５９−６５７４号に記載されているものがある。すなわ
ち第５図に示す如く、Ｐ型半導体基板（２１）上にＮ−
型のエピタキシャル層四がエピタキシャル成長にて形成
され、そのエピタキシャル層（２りをＰ 型の分離領域
（ハ）で他の領域とは電気的に分離した島領域（２）が
形成され、その島領域（２４１表面には二重拡散でＮＰ
Ｎ型トランジスタを構成する拡散層（２！１９（２）（
５）が形成され、島領域Ｃ４底部にはＮ“型の埋込層（
２）が埋込まれた構造をなしている。
５９−６５７４号に記載されているものがある。すなわ
ち第５図に示す如く、Ｐ型半導体基板（２１）上にＮ−
型のエピタキシャル層四がエピタキシャル成長にて形成
され、そのエピタキシャル層（２りをＰ 型の分離領域
（ハ）で他の領域とは電気的に分離した島領域（２）が
形成され、その島領域（２４１表面には二重拡散でＮＰ
Ｎ型トランジスタを構成する拡散層（２！１９（２）（
５）が形成され、島領域Ｃ４底部にはＮ“型の埋込層（
２）が埋込まれた構造をなしている。
ところでＰＮ接合の耐圧の大きさは接合面での空乏層の
広がりに比例し、空乏層の広がりはそれぞれの不純物濃
度により決まる。従って斯上した構造での分離耐圧はＰ
型半導体基板ＱυとＮ 型埋込層（至）との接合面が最
も低いことになる。すなわち、第５図におけるＢＢ線の
不純物濃度分布は第６図に示す如くになる。この部分で
の分離耐圧を上げるにはどちらかの不純物濃度を下げな
ければならないが、埋込層（至）はその役目上不純物濃
度を下げることはできない。−１半導体基板（２１）に
おいては寄生電流を吸収する際にわずかながら電位変動
が生じやすく、素子の特性劣化をまねくことからやはり
濃度を下げることは好ましくない。
広がりに比例し、空乏層の広がりはそれぞれの不純物濃
度により決まる。従って斯上した構造での分離耐圧はＰ
型半導体基板ＱυとＮ 型埋込層（至）との接合面が最
も低いことになる。すなわち、第５図におけるＢＢ線の
不純物濃度分布は第６図に示す如くになる。この部分で
の分離耐圧を上げるにはどちらかの不純物濃度を下げな
ければならないが、埋込層（至）はその役目上不純物濃
度を下げることはできない。−１半導体基板（２１）に
おいては寄生電流を吸収する際にわずかながら電位変動
が生じやすく、素子の特性劣化をまねくことからやはり
濃度を下げることは好ましくない。
０１ 発明が解決しようとする問題点斯上したように
、従来のバイポーラ型半導体装置では高い分離耐圧を得
ることが難かしく、さらに製品別に分離耐圧を変えよう
とすれば半導体基板の濃度を変える必要があり、これで
は製造プロセスが煩雑になるという欠点があった。
、従来のバイポーラ型半導体装置では高い分離耐圧を得
ることが難かしく、さらに製品別に分離耐圧を変えよう
とすれば半導体基板の濃度を変える必要があり、これで
は製造プロセスが煩雑になるという欠点があった。
に）問題点を解決するための手段
本発明は斯上した欠点に鑑み℃なされ、Ｎ 型埋込層と
Ｐ型半導体基板とが接触する部分にＮ−型の第２の埋込
層を設けてＮ −Ｎ −Ｐ構造とすることにより従
来の欠点を除去した。
Ｐ型半導体基板とが接触する部分にＮ−型の第２の埋込
層を設けてＮ −Ｎ −Ｐ構造とすることにより従
来の欠点を除去した。
（ホ）作用
本発明ではＮ −Ｎ −Ｐ構造としであるので、こ
の部分に広がる空乏層が半導体基板側により広がりやす
くなり分離耐圧を高めることができると共に、Ｎ−型埋
込み層の不純物濃度を変えることにより所望の分離耐圧
を設定できる。
の部分に広がる空乏層が半導体基板側により広がりやす
くなり分離耐圧を高めることができると共に、Ｎ−型埋
込み層の不純物濃度を変えることにより所望の分離耐圧
を設定できる。
（へ）実施例
本発明によるバイポーラ型半導体装置を図面を参照しな
がら詳細に説明する。
がら詳細に説明する。
第１図は本発明の一実施例を示す断面図であり、Ｐ型の
シリコン半導体基板（１）上にエピタキシャル成長させ
たＮ−型のエピタキシャル層（２）が形成され、そのエ
ピタキシャル層（２）をＰ 型の分離領域（３）で他の
領域とは電気的に分離した島状の島領域（４）が形成さ
れ、島領域（４）表面にはＮＰＮ型トランジスタを構成
する拡散領域（５）（６）（７）が選択拡散にて形成さ
れている。エピタキシャル層（２）底部にはＮ＋型の埋
込み層（８）が形成され、さらにＮｍ埋込層（８）とＰ
型半導体基板（１）とが接触する領域にＮ−型の第２の
埋込層（９）を設け、Ｎ −Ｎ −Ｐ構造としであ
る。
シリコン半導体基板（１）上にエピタキシャル成長させ
たＮ−型のエピタキシャル層（２）が形成され、そのエ
ピタキシャル層（２）をＰ 型の分離領域（３）で他の
領域とは電気的に分離した島状の島領域（４）が形成さ
れ、島領域（４）表面にはＮＰＮ型トランジスタを構成
する拡散領域（５）（６）（７）が選択拡散にて形成さ
れている。エピタキシャル層（２）底部にはＮ＋型の埋
込み層（８）が形成され、さらにＮｍ埋込層（８）とＰ
型半導体基板（１）とが接触する領域にＮ−型の第２の
埋込層（９）を設け、Ｎ −Ｎ −Ｐ構造としであ
る。
本発明の最も特徴とする点は、Ｎ 型埋込層（８）とＰ
型半導体基板（１）とが接触する領域にＮ−型の第２の
埋込層（９）を設けた点にある。この構造によれば、そ
の部分の不純物濃度分布は第２図に示す如（Ｎ −Ｎ
−Ｐ構造になり、第６図の従来のものと比較して空
乏層がより広がりやすい構造になっている。従って第３
図に示す如〈従来の分離耐圧囚よりも高い分離耐圧ＣＢ
）を得ることができる。
型半導体基板（１）とが接触する領域にＮ−型の第２の
埋込層（９）を設けた点にある。この構造によれば、そ
の部分の不純物濃度分布は第２図に示す如（Ｎ −Ｎ
−Ｐ構造になり、第６図の従来のものと比較して空
乏層がより広がりやすい構造になっている。従って第３
図に示す如〈従来の分離耐圧囚よりも高い分離耐圧ＣＢ
）を得ることができる。
その値はＰ型半導体基板（１）の不純物濃度が１０（Ω
・α）の時で従来のものが約１６０（Ｖ）なのに対し、
本発明によるものは約２４０（Ｖ）Ｋ向上する。
・α）の時で従来のものが約１６０（Ｖ）なのに対し、
本発明によるものは約２４０（Ｖ）Ｋ向上する。
また、本発明によるバイポーラ型半導体装置では分離耐
圧をＮ−型埋込み層（９）の不純物濃度または拡散深さ
により自由に設定できるという利点を有し、さらにＮ−
型埋込み層（９）はＮ 型埋込み層（８）の形成前に形
成されるのでその後の素子形成及び分離領域（３）形成
には全く影響を与えないという利点を有する。
圧をＮ−型埋込み層（９）の不純物濃度または拡散深さ
により自由に設定できるという利点を有し、さらにＮ−
型埋込み層（９）はＮ 型埋込み層（８）の形成前に形
成されるのでその後の素子形成及び分離領域（３）形成
には全く影響を与えないという利点を有する。
第４図（イ）〜に）は本発明によるバイポーラ型半導体
装置の一実施例を製造する場合の各工程の断面図を工程
順に示している。
装置の一実施例を製造する場合の各工程の断面図を工程
順に示している。
第４図（イ）はその表面に酸化膜００）が形成されたＰ
型半導体基板（１）に酸化膜顛をマスクとし℃イオン注
入法によりリン（Ｐ ） 等のＮ・型不純物を注入す
る工程、第４図（ロ）はイオン注入したＮ型不純物ｔｙ
通堂のＭ虻勅体Ｆ？ｎ献僑１イＮ−刑佃４人二編（９）
を形成する工程であり、この時のＮ−型埋込み層（９）
ハ表面績度Ｉ Ｘ １０” 〜Ｉ Ｘ １０１？ｃ＋ｘ
−’、拡散深さ１５〜３０μｍになる様に設定しである
。
型半導体基板（１）に酸化膜顛をマスクとし℃イオン注
入法によりリン（Ｐ ） 等のＮ・型不純物を注入す
る工程、第４図（ロ）はイオン注入したＮ型不純物ｔｙ
通堂のＭ虻勅体Ｆ？ｎ献僑１イＮ−刑佃４人二編（９）
を形成する工程であり、この時のＮ−型埋込み層（９）
ハ表面績度Ｉ Ｘ １０” 〜Ｉ Ｘ １０１？ｃ＋ｘ
−’、拡散深さ１５〜３０μｍになる様に設定しである
。
第４図（ハ）はＮ−型埋込み層（９）上の酸化膜（ＩＧ
をマスクとしてＮ 型埋込み層（８）を形成する工程で
、Ｎ型不純物としてアンチモン（Ｓｂ）をデボ拡散によ
り形成し、この時のＮ 型埋込領域（８）の拡散窓の大
きさは、横方向での耐圧を維持するためにＮ−型埋込領
域（９）の拡散窓に対して５μｍ以上広がってはならな
い。
をマスクとしてＮ 型埋込み層（８）を形成する工程で
、Ｎ型不純物としてアンチモン（Ｓｂ）をデボ拡散によ
り形成し、この時のＮ 型埋込領域（８）の拡散窓の大
きさは、横方向での耐圧を維持するためにＮ−型埋込領
域（９）の拡散窓に対して５μｍ以上広がってはならな
い。
第４図に）は基板（１）上に気相成長によりＮ−型のエ
ピタキシャル層（２）を成長し、エピタキシャル層（２
）上の酸化膜−をマスクとしてＰ型不純物であるボロン
■）を拡散して分離領域（３）をデボ拡散し、島領域（
４）を形成する工程である。エピタキシャル層（２）を
成長する時ＫＮ 型埋込み層（８）はエピタキシャル
層（２）にせり上るが、Ｎ−型埋込み層（９）は低濃度
なのでせり上ることは少ない。
ピタキシャル層（２）を成長し、エピタキシャル層（２
）上の酸化膜−をマスクとしてＰ型不純物であるボロン
■）を拡散して分離領域（３）をデボ拡散し、島領域（
４）を形成する工程である。エピタキシャル層（２）を
成長する時ＫＮ 型埋込み層（８）はエピタキシャル
層（２）にせり上るが、Ｎ−型埋込み層（９）は低濃度
なのでせり上ることは少ない。
次いで島領域（４）表面に選択拡散でＮＰＮ）ランジス
タが形成されて第１図に示すバイポーラ型半導体装置が
製造される。
タが形成されて第１図に示すバイポーラ型半導体装置が
製造される。
なお、上記実施例はＮ−型埋込み層（９）を部分拡散し
ているが、基板（１）全面に拡散しても全く同等である
。
ているが、基板（１）全面に拡散しても全く同等である
。
（ト）発明の詳細
な説明したように、本発明によるバイポーラ型半導体装
置によれば、素子形成及び分離領域（３）に影響を与え
ずに分離耐圧のみを向上することができ、さらにＮ−型
埋込み層（９）の不純物濃度を変えることにより分離耐
圧を自由に設定できる。
置によれば、素子形成及び分離領域（３）に影響を与え
ずに分離耐圧のみを向上することができ、さらにＮ−型
埋込み層（９）の不純物濃度を変えることにより分離耐
圧を自由に設定できる。
第１図は本発明によるバイポーラ型半導体装置を示す断
面図、第２図は第１図のＡＡａにおける不純物濃度分布
を示す特性図、第３図は本発明によるものと従来のもの
との分離耐圧を説明する特性図、第４図（イ）〜に）は
本発明によるバイポーラ型半導体装置の製造方法を各工
程順に示した断面図、第５図は従来のバイポーラ型半導
体装置を示す断面図、第６図は第り図のＢＢ線における
不純物濃度分布を示す特性図である。 主な図面の説明 （１）はＰ型半導体基板、 （４）はＮ−型島領域、（
８）はＮ＋型埋込み層、 （９）はＮ−型埋込み層であ
る。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 失 策１図 第３図 ＋ ２３４５７１０ ２０３０ 基に’Ｆ純＠ＡＩＬＣ−ｎ−−ｃｍＥ 第 ４ 図 （イノ Ｐ“ 第 ４ 図 （ロン 第４図（＋、Ｊ ” 第４図（ニ） 第５図
面図、第２図は第１図のＡＡａにおける不純物濃度分布
を示す特性図、第３図は本発明によるものと従来のもの
との分離耐圧を説明する特性図、第４図（イ）〜に）は
本発明によるバイポーラ型半導体装置の製造方法を各工
程順に示した断面図、第５図は従来のバイポーラ型半導
体装置を示す断面図、第６図は第り図のＢＢ線における
不純物濃度分布を示す特性図である。 主な図面の説明 （１）はＰ型半導体基板、 （４）はＮ−型島領域、（
８）はＮ＋型埋込み層、 （９）はＮ−型埋込み層であ
る。 出願人 三洋電機株式会社 外１名 代理人 弁理士 佐 野 静 失 策１図 第３図 ＋ ２３４５７１０ ２０３０ 基に’Ｆ純＠ＡＩＬＣ−ｎ−−ｃｍＥ 第 ４ 図 （イノ Ｐ“ 第 ４ 図 （ロン 第４図（＋、Ｊ ” 第４図（ニ） 第５図
Claims (1)
- （１）一導電量の半導体基板と該半導体基板上に形成さ
れた逆導電型のエピタキシャル層と該エピタキシャル層
表面から前記半導体基板に達する一導電型の分離領域に
より島状に分離した島領域と該島領域表面に形成された
少なくともひとつのＰＮ接合と前記島領域の底部に埋込
まれた高濃度で逆導電型の埋込み領域とを具備したバイ
ポーラ型半導体装置において、前記埋込み領域と前記基
板とが接触する部分に比較的低濃度で逆導電型の第２の
埋込み層を設けたことを特徴とするバイポーラ型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26985484A JPS61147546A (ja) | 1984-12-20 | 1984-12-20 | バイポ−ラ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26985484A JPS61147546A (ja) | 1984-12-20 | 1984-12-20 | バイポ−ラ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61147546A true JPS61147546A (ja) | 1986-07-05 |
Family
ID=17478119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26985484A Pending JPS61147546A (ja) | 1984-12-20 | 1984-12-20 | バイポ−ラ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61147546A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232929A (ja) * | 1989-03-06 | 1990-09-14 | Fuji Electric Co Ltd | 埋込層を備えた半導体装置 |
-
1984
- 1984-12-20 JP JP26985484A patent/JPS61147546A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232929A (ja) * | 1989-03-06 | 1990-09-14 | Fuji Electric Co Ltd | 埋込層を備えた半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4038680A (en) | Semiconductor integrated circuit device | |
| JP2677644B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0590593A (ja) | 絶縁ゲート型バイポーラトランジスタとその製造方法 | |
| JPS6322070B2 (ja) | ||
| KR0171128B1 (ko) | 수직형 바이폴라 트랜지스터 | |
| US3977017A (en) | Multi-channel junction gated field effect transistor and method of making same | |
| US4984048A (en) | Semiconductor device with buried side contact | |
| JPS63287064A (ja) | Ｍｉｓ形半導体装置およびその製造方法 | |
| JPS61147546A (ja) | バイポ−ラ型半導体装置 | |
| US4116732A (en) | Method of manufacturing a buried load device in an integrated circuit | |
| JPS61245573A (ja) | 半導体装置 | |
| US5506156A (en) | Method of fabricating bipolar transistor having high speed and MOS transistor having small size | |
| EP0851487A1 (en) | Antimony-phosphor buried layer for a MOs FET or like semiconductor device, and method of fabrication | |
| JPS608629B2 (ja) | 半導体装置 | |
| JP2656125B2 (ja) | 半導体集積回路の製造方法 | |
| JP2512084B2 (ja) | 半導体装置の製造方法 | |
| JPH0834244B2 (ja) | 半導体集積回路装置 | |
| JP3135615B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05315549A (ja) | 半導体装置 | |
| JPS61207066A (ja) | バイポ−ラトランジスタ | |
| JPS6347965A (ja) | 半導体集積回路 | |
| JPH02232929A (ja) | 埋込層を備えた半導体装置 | |
| JPS6343357A (ja) | 半導体集積回路 | |
| JPH0439787B2 (ja) | ||
| JPH0577171B2 (ja) |