JPS6136390B2 - - Google Patents
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- Publication number
- JPS6136390B2 JPS6136390B2 JP52129621A JP12962177A JPS6136390B2 JP S6136390 B2 JPS6136390 B2 JP S6136390B2 JP 52129621 A JP52129621 A JP 52129621A JP 12962177 A JP12962177 A JP 12962177A JP S6136390 B2 JPS6136390 B2 JP S6136390B2
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- Japan
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- doping
- epitaxial growth
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- Expired
Links
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合型電界効果トランジスタ（以下
Ｊ−FETと略する）の製法に関し、更に詳しく
はバイポーラトランジスタの製造プロセスと共通
性を有する改良されたＪ−FETの製造方法に関
する。
Ｊ−FETと略する）の製法に関し、更に詳しく
はバイポーラトランジスタの製造プロセスと共通
性を有する改良されたＪ−FETの製造方法に関
する。
現在、バイポーラトランジスタとＮチヤンネル
Ｊ−FETをモノリシツクに形成するプロセスと
して、Ｎ型半導体基板にＰ型不純物を選択的に拡
散させ、次いでＮ型エピタキシヤル層を形成さ
せ、このＮ型エピタキシヤル層中に先のＰ型不純
物を熱拡散して湧き上らせ、Ｎ型エピタキシヤル
層の有効厚さを薄くし、この薄くなつたＮ型エピ
タキシヤル層のＮ型領域をＮチヤンネルＪ−
FETのチヤンネル部に使用するもの、及びＰ型
半導体基板中に拡散したＮ型埋込層中に拡散係数
の大きいＰ型不純物を拡散し、このＰ型不純物の
Ｎ型エピタキシヤル層中への湧き上りにより、Ｎ
型エピタキシヤル層の有効厚さを薄くし、この薄
いＮ型エピタキシヤル領域をＮチヤンネルＪ−
FETのチヤンネル部に使用するものが知らてい
る。
Ｊ−FETをモノリシツクに形成するプロセスと
して、Ｎ型半導体基板にＰ型不純物を選択的に拡
散させ、次いでＮ型エピタキシヤル層を形成さ
せ、このＮ型エピタキシヤル層中に先のＰ型不純
物を熱拡散して湧き上らせ、Ｎ型エピタキシヤル
層の有効厚さを薄くし、この薄くなつたＮ型エピ
タキシヤル層のＮ型領域をＮチヤンネルＪ−
FETのチヤンネル部に使用するもの、及びＰ型
半導体基板中に拡散したＮ型埋込層中に拡散係数
の大きいＰ型不純物を拡散し、このＰ型不純物の
Ｎ型エピタキシヤル層中への湧き上りにより、Ｎ
型エピタキシヤル層の有効厚さを薄くし、この薄
いＮ型エピタキシヤル領域をＮチヤンネルＪ−
FETのチヤンネル部に使用するものが知らてい
る。
上述した公知のプロセスはいずれもＮ型エピタ
キシヤル層をＪ−FETのチヤンネルとすると共
にそのチヤンネルの深さを制御するために、Ｎ型
エピタキシヤル層の下部からのＰ型不純物の湧き
上りを使用しており、事実上Ｊ−FETのピンチ
オフ電圧Ｖpやゲート・ソース間短絡時の飽和ド
レイン電流ＩDSSの制御が難しいものになつてい
る。
キシヤル層をＪ−FETのチヤンネルとすると共
にそのチヤンネルの深さを制御するために、Ｎ型
エピタキシヤル層の下部からのＰ型不純物の湧き
上りを使用しており、事実上Ｊ−FETのピンチ
オフ電圧Ｖpやゲート・ソース間短絡時の飽和ド
レイン電流ＩDSSの制御が難しいものになつてい
る。
そこで、本発明の目的は、Ｖp，ＩDSSの制御が
容易なＮチヤンネルＪ−FETの製法を提案する
ことであり、更に他の目的は、パイポーラトラン
ジスタ、抵抗、容量、ダイオードなどの製造プロ
セスと共通性をもつた（これ等の素子とIC化し
易い）ＮチヤンネルＪ−FETの製法を提案する
ことである。
容易なＮチヤンネルＪ−FETの製法を提案する
ことであり、更に他の目的は、パイポーラトラン
ジスタ、抵抗、容量、ダイオードなどの製造プロ
セスと共通性をもつた（これ等の素子とIC化し
易い）ＮチヤンネルＪ−FETの製法を提案する
ことである。
本発明による製法は、Ｐ型半導体基板表面にＮ
型エピタキシヤル層を形成後、このエピタキシヤ
ル層の表面に選択的にＰ型不純物をドープするこ
とによりＮ型エピタキシヤル層の一部にその表面
からＰ型半導体基板表面に達する低濃度のＰ型領
域を作り、このＰ型領域の表面にＮ型不純物をド
ープしてＮ型チヤンネルとなるべき領域を形成す
ることを特徴とするものである。
型エピタキシヤル層を形成後、このエピタキシヤ
ル層の表面に選択的にＰ型不純物をドープするこ
とによりＮ型エピタキシヤル層の一部にその表面
からＰ型半導体基板表面に達する低濃度のＰ型領
域を作り、このＰ型領域の表面にＮ型不純物をド
ープしてＮ型チヤンネルとなるべき領域を形成す
ることを特徴とするものである。
本発明において、不純物を半導体基板あるいは
半導体層又は領域にドープする方法は公知の方
法、例えば気相拡散、デポジシヨン拡散、イオン
打込み等の方法が適用できる。
半導体層又は領域にドープする方法は公知の方
法、例えば気相拡散、デポジシヨン拡散、イオン
打込み等の方法が適用できる。
以下、本発明の一実施例を第１図乃至第９図に
ついて説明する。
ついて説明する。
本実施例は、Ｐ型半導体基板上に、それぞれア
イソレーシヨンされたバイポーラトランジスタ
と、Ｎ−JFETとを形成する過程を含むものであ
る。第１図に示すように、Ｐ型Si基板１の選択さ
れた表面部分に、Ｎ型不純物拡散して、N+型拡
散領域２を形成する。次に、第２図に示すように
他の表面部分にＰ型不純物を拡散してP+型拡散
領域３を形成する。さらに第３図に示すように、
この不純物を拡散した表面にＮ型Siエピタキシヤ
ル層４を成長させる。
イソレーシヨンされたバイポーラトランジスタ
と、Ｎ−JFETとを形成する過程を含むものであ
る。第１図に示すように、Ｐ型Si基板１の選択さ
れた表面部分に、Ｎ型不純物拡散して、N+型拡
散領域２を形成する。次に、第２図に示すように
他の表面部分にＰ型不純物を拡散してP+型拡散
領域３を形成する。さらに第３図に示すように、
この不純物を拡散した表面にＮ型Siエピタキシヤ
ル層４を成長させる。
成長したエピタキシヤル層４の表面には第４図
に示すようにＰ型不純物を拡散して、P+型拡散
領域５を形成する。次に第５図に示すように同じ
くＰ型不純物を高濃度に拡散した領域６Ａ，６Ｂ
をそれぞれリング状又は枠状に形成する。
に示すようにＰ型不純物を拡散して、P+型拡散
領域５を形成する。次に第５図に示すように同じ
くＰ型不純物を高濃度に拡散した領域６Ａ，６Ｂ
をそれぞれリング状又は枠状に形成する。
この様な状態で、Si基板１を長時間熱処理する
と、Si基板及びSiエピタキシヤル層にそれぞれ拡
散によりドープしてあつたＮ型及びＰ型不純物が
固体内拡散（引伸ばし拡散）を起こし、第６図で
示すＰ型アイソレーシヨン領域７Ａ，７Ｂ及び導
電型変換領域８が形成される。ここで、領域８の
Ｐ型不純物の濃度は、領域７の如く高濃度ではな
い。なお、このときの熱処理でN+型及びP+型拡
散領域２，３は各々の含有不純物が再分布して上
下に厚さを増大する。
と、Si基板及びSiエピタキシヤル層にそれぞれ拡
散によりドープしてあつたＮ型及びＰ型不純物が
固体内拡散（引伸ばし拡散）を起こし、第６図で
示すＰ型アイソレーシヨン領域７Ａ，７Ｂ及び導
電型変換領域８が形成される。ここで、領域８の
Ｐ型不純物の濃度は、領域７の如く高濃度ではな
い。なお、このときの熱処理でN+型及びP+型拡
散領域２，３は各々の含有不純物が再分布して上
下に厚さを増大する。
その後第７図に示すようにＮ型不純物を領域８
に拡散し、チヤンネル形成用Ｎ型拡散領域９を形
成する。このＮ型拡散領域９の深さは、Ｎ型不純
物拡散のための熱処理温度と時間によつて、高精
度に制御できる。
に拡散し、チヤンネル形成用Ｎ型拡散領域９を形
成する。このＮ型拡散領域９の深さは、Ｎ型不純
物拡散のための熱処理温度と時間によつて、高精
度に制御できる。
引続き、第８図に示すように、Ｐ型不純物を拡
散して、ゲート領域１０を形成すると共にＮ型チ
ヤンネル９Ａを定め且つパイポーラトランジスタ
のベース領域１１を形成する。さらに第９図に示
すようにＮ型不純物を拡散してＮチヤンネルＪ−
FETのソース領域１２、ドレイン領域１３及び
パイポーラトランジスタのエミツタ領域１４、コ
レクタ電極取り出し領域１５をそれぞれ形成す
る。
散して、ゲート領域１０を形成すると共にＮ型チ
ヤンネル９Ａを定め且つパイポーラトランジスタ
のベース領域１１を形成する。さらに第９図に示
すようにＮ型不純物を拡散してＮチヤンネルＪ−
FETのソース領域１２、ドレイン領域１３及び
パイポーラトランジスタのエミツタ領域１４、コ
レクタ電極取り出し領域１５をそれぞれ形成す
る。
以上の工程によりＰ型Si基板上にＮチヤンネル
Ｊ−FETとNPNトランジスタをモノリシツクに
形成することができる。
Ｊ−FETとNPNトランジスタをモノリシツクに
形成することができる。
本発明の製法では、Ｎ型チヤンネル９Ａは不純
物ドープ（拡散、イオン打込み等）によつて形成
されるため、その深さの制御が容易且つ確実で、
その結果ＮチヤンネルＪ−FETのＶP，ＩDSSの
高精度制御を容易に達成することができる。
物ドープ（拡散、イオン打込み等）によつて形成
されるため、その深さの制御が容易且つ確実で、
その結果ＮチヤンネルＪ−FETのＶP，ＩDSSの
高精度制御を容易に達成することができる。
更に本発明の製法は、実施例から明らかな様
に、バイポーラトランジスタと共にIC化するの
に好適なものである。
に、バイポーラトランジスタと共にIC化するの
に好適なものである。
なお、上記実施例において、導電型変換領域８
を形成するにあたつては、P+型拡散領域３及び
５を共に使用することなくそのいずれか一方のみ
を使用するようにしてもよい。
を形成するにあたつては、P+型拡散領域３及び
５を共に使用することなくそのいずれか一方のみ
を使用するようにしてもよい。
第１図乃至第９図は、本発明の実施例を説明す
る図で、ＮチヤンネルＪ−FETとNPNトランジ
スタを同時に形成する過程を示している。 １…Ｐ型Si基板、２…N+型拡散領域、３…P+
型拡散領域、４…Ｎ型エピタキシヤル層、７Ａ，
７Ｂ…アイソレーシヨン領域、８…導電型変換領
域、９Ａ…Ｎ型チヤンネル、９…チヤンネル形成
用Ｎ型拡散領域、１０…Ｐ型ゲート領域。
る図で、ＮチヤンネルＪ−FETとNPNトランジ
スタを同時に形成する過程を示している。 １…Ｐ型Si基板、２…N+型拡散領域、３…P+
型拡散領域、４…Ｎ型エピタキシヤル層、７Ａ，
７Ｂ…アイソレーシヨン領域、８…導電型変換領
域、９Ａ…Ｎ型チヤンネル、９…チヤンネル形成
用Ｎ型拡散領域、１０…Ｐ型ゲート領域。
Claims (1)
- １ 所定領域に高濃度Ｐ型半導体領域が形成され
たＰ型半導体基板の表面にＮ型エピタキシヤル成
長層を形成する工程と、上記高濃度Ｐ型半導体領
域上に位置したエピタキシヤル成長層上にＰ型不
純物をドープするとともにその外周部に高濃度に
Ｐ型不純物をドープする工程、Ｎ型＋エピタキシ
ヤル成長層の上記所定領域をＮ型からＰ型に導電
型変換する引伸し拡散工程と、この導電型変換さ
れた所定領域内にＮ型不純物をドープしてＮ型領
域を形成する工程と、このＮ型領域内の所定部分
にＰ型不純物をドープしてＰ型ゲート領域を形成
すると共に、このＰ型ゲート領域と前記導電型変
換された所定領域との間にＮ型チヤンネル領域を
定める工程とを含むことを特徴とする接合型電界
効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12962177A JPS5463683A (en) | 1977-10-31 | 1977-10-31 | Production of pn junction field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12962177A JPS5463683A (en) | 1977-10-31 | 1977-10-31 | Production of pn junction field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5463683A JPS5463683A (en) | 1979-05-22 |
| JPS6136390B2 true JPS6136390B2 (ja) | 1986-08-18 |
Family
ID=15013992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12962177A Granted JPS5463683A (en) | 1977-10-31 | 1977-10-31 | Production of pn junction field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5463683A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60226165A (ja) * | 1984-04-25 | 1985-11-11 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS60226164A (ja) * | 1984-04-25 | 1985-11-11 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS60229362A (ja) * | 1984-04-26 | 1985-11-14 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS60229361A (ja) * | 1984-04-26 | 1985-11-14 | Sanyo Electric Co Ltd | 半導体注入集積論理回路装置 |
| JPS6112057A (ja) * | 1984-06-26 | 1986-01-20 | Sanyo Electric Co Ltd | 半導体装置 |
-
1977
- 1977-10-31 JP JP12962177A patent/JPS5463683A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5463683A (en) | 1979-05-22 |
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