JPS6237818B2

JPS6237818B2 -

Info

Publication number: JPS6237818B2
Application number: JP53130208A
Authority: JP
Inventors: Minoru Araki
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1978-10-23
Filing date: 1978-10-23
Publication date: 1987-08-14
Also published as: JPS5556663A

Description

【発明の詳細な説明】本発明は絶縁ゲート型電界効果トランジスタ、
特にゲート電極として多結晶シリコン層を備えた
シリコンゲート電界効果トランジスタに関する。

従来、シリコンゲート電界効果トランジスタ
（以下、シリコンゲートFETという）は第１図の
ものが知られている。すなわち、Ｎ型半導体基体
１を熱酸化して二酸化シリコン（SiO₂）層４を全
面に形成し、ソース、ゲートおよびドレイン領域
となるべきところをエツチング除去する。

次に、エツチング個所全面にゲート酸化膜５を
被覆し、その上に多結晶シリコン層６を形成す
る。その後、ゲート部となるところを除いて多結
晶シリコン層６およびゲート酸化膜５をエツチン
グ除去し、アクセプタ不純物を拡散してソース領
域２およびドレイン領域３を形成する。次に、半
導体基体１全面に酸化膜７を形成した後、ソー
ス、ドレイン電極となるべきところの酸化膜７を
開孔して、アルミニウム等の金属を蒸着し不要部
を除去してソース電極８およびドレイン電極９を
形成する。

かかる従来構造のシリコンゲートFETでは、
ゲート電極である多結晶シリコン層６をマスクと
してソース領域２およびドレイン領域３を拡散形
成する所謂セルフ―アラインメント方式によつ
て、ゲート電極とソースおよびドレイン領域との
重なりを非常に小さくすることが出来るためゲー
ト電極とソースおよびドレイン領域との電気的容
量を小さくでき、それゆえある程度の高速動作を
可能にすることができる。

そこでさらに高速動作が要求される場合、ゲー
トとソースおよびドレイン間の電気的容量を小さ
くすることはもちろん、チヤネル長をさらに短く
することによつて、高速動作を可能にできる。し
かしながら例えば半導体基体１の不純物濃度が１
×10¹⁵cm^-3の場合、ドレインからチヤンネル内に
延びる空乏層がソースに達しないようにするため
に設計チヤネル長は５μｍ程度が短チヤンネル化
の限度であるため、より速い高速動作は期待でき
ない。そこで短チヤネル化を計るための基体濃度
を高めることが考えられる。これは基体濃度を高
めることによつて、ドレイン領域と半導体基体と
の接合にできる空乏層ののびが小さくなり、ゲー
ト長をその分だけ短かくできるためである。しか
し、空乏層ののびが小さくなる反面ゲート、ドレ
イン、基板間の電気的容量が増し、高速動作に対
してかえつて逆効果になつていた。

また、短チヤネル化を計る別の方法として、ソ
ース領域を半導体基体と同じ導電型でしかも基体
より高い不純物濃度を示す領域で囲むことによつ
て、ドレイン領域からの空乏層ののびを高不純物
濃度領域にまで拡げ実効チヤンネルを短くする方
法もあつた。しかし、この方法では基板をＮ型と
した場合、ゲート多結晶シリコンをＮ型にする
と、閾値電圧が高くなり、ドレイン領域近傍でデ
イプレツシヨンモードが確保できずエンハンスメ
ントモードとなり、実効チヤンネル長が長く高周
波特性が悪くなる欠点があり、またゲート多結晶
シリコンをＰ型にすると閾値電圧が低下して安定
した動作が期待できない欠点がある。

従つて、本発明の目的は上記した欠点を解消し
た、すなわちゲート、ドレイン間の電気的容量を
増加させることなく短チヤネル化を実現し、もつ
て所望の閾値電圧でより速い高速動作を可能にし
た絶縁ゲート型電界効果トランジスタを提供する
ことにある。

すなわち本発明の半導体装置は、一導電型を有
する半導体基体内に形成された同じ導電型でより
高濃度の第１の半導体領域と、第１の半導体領域
に接して形成された他の導電型の第２の領域と、
半導体基体内に第１の半導体領域とは離間して形
成された他の導電型の第３の領域と、第２および
第３領域間の半導体基体表面上に形成されたゲー
ト絶縁膜と、ゲート絶縁膜上に形成された多結晶
シリコン層とを有し、その多結晶シリコン層は第
１の領域上で一導電型で、第３の領域と第１の半
導体領域との間の半導体基体上では他の導電型で
あることを特徴とする。

本発明によれば、すなわちゲート多結晶シリコ
ン層が導電型の異なつた２領域に分離しているた
め、一導電型の多結晶シリコン領域の不純物濃度
により閾値電圧を従来のエンハンスメント・モー
ドのFETと同等にでき、他の導電型の多結晶シ
リコンゲート領域直下がデイプレツシヨン・モー
ドになるため本発明の絶縁ゲート型電界効果トラ
ンジスタの閾値電圧はエンハンスメントモード領
域の閾値電圧で決定され、その時、デイプレツシ
ヨンモード領域にはすでにチヤンネルが形成され
ているので実効チヤネル長が短かくなり、また、
ゲート・ドレイン間の電気的容量は半導体基体濃
度が低いために小さくでき、従つて所望の閾値電
圧が得られより速い高速動作が可能となる。

次に本発明を図面を用いてより詳細に説明す
る。

第２図は本発明の一実施例を示す半導体装置の
断面図である。Ｎ型の半導体基体１０（例えば１
×10¹⁴〜１×10¹⁵cm^-3の不純物濃度）の全面に絶
縁膜１４を形成する。次に、ソース、ゲートおよ
びドレイン領域となるべきところの酸化膜１４を
エツチング除去する。そして、ゲート絶縁膜１５
をエツチング除去した所全面に形成し、さらに多
結晶シリコン層１６をその上に気相成長法等で成
長させ、そして窒化シリコン膜（Si₃N₄）のような
耐酸化性の膜（図示していない）を成長させる。
次に、ソース、ドレイン領域となるべきところの
多結晶シリコン層１６および窒化シリコン膜と、
ゲート部の窒化シリコン膜の一部、すなわちソー
ス側でＮ型の多結晶シリコン層となるべきところ
の窒化シリコン膜とを除去し、ソース領域以外を
フオトレジスト（図示していない）で覆う。その
後、イオン注入法によりゲート酸化膜をとおして
ソース領域にドナー不純物を注入し、前記したフ
オトレジスト除去後、再度高温（例えば1000℃〜
1100℃）で熱処理し、Ｎ型の領域１１を形成す
る。この後、窒化シリコン層を除去した部分以外
をフオトレジストで覆い、ドナー不純物（例えば
リン）を拡散してフオトレジストが覆われていな
い多結晶シリコン層をＮ型１６にする。そして全
面に再度酸化膜（図示していない）を形成し、ソ
ースおよびドレイン領域の酸化膜と、Ｐ型多結晶
シリコン層となる部分の酸化膜および窒化シリコ
ン膜を除去し、アクセプタ不純物（例えばボロ
ン）を拡散し、ソース領域１２、ドレイン領域１
３およびＰ型多結晶シリコン層１６′を形成す
る。その後、全面に酸化膜１７を形成し、ソー
ス、ドレイン電極となる部分を開孔して、アルミ
ニウムなどの金属を蒸着し不要部を除去してソー
ス電極１８、ドレイン電極１９を形成する。

本発明一実施例ではＮ型多結晶シリコン層１６
を形成した後、Ｐ型多結晶シリコン層１６′、ソ
ース領域１２及びドレイン領域１３を形成した
が、この逆の工程でもよい。

また、ゲート電極である多結晶シリコン層には
Ｎ型とＰ型の２領域があるため、このPN接合に
よつてゲート電極が２つの部分に分離される危険
がある。これらの領域を単一のゲート電極として
動作させるために、多結晶シリコンゲート上の絶
縁膜を多結晶シリコン層のPN接合をまたがるよ
うに開孔してアルミニウム、白金、金などの金属
を蒸着してゲート電極とするかあるいは多結晶シ
リコンゲートを延長してゲート領域以外の延長個
所に前記した金属を蒸着してゲート電極とするの
が好ましい。

かかる本発明一実施例の半導体装置では、ゲー
ト部分の一部に高濃度Ｎ型領域１１がくい込んで
いるが、その上のゲート電極はＮ型の多結晶シリ
コン層１６であるため、Ｎ型多結晶シリコンゲー
ト１６と高濃度Ｎ型領域１１との仕事関数の差
と、高濃度Ｎ型領域１１の不純物濃度とによつて
閾値電圧が決定され、そのため、Ｎ型多結晶シリ
コン層の不純物濃度を適切なものとすることによ
り、従来のエンハンスメント・モードFETの閾
値電圧と同一の電圧を得ることができる。一方、
Ｐ型多結晶シリコン層１６′直下には半導体基体
１上に不純物が浸透してＰ型領域を形成し、デイ
プレツシヨン・モードFETが形成され、本発明
の半導体装置が動作開始する閾値電圧はエンハン
スメントモード動作領域の閾値電圧で決定され、
その時の実効チヤンネル長はＰ型多結晶シリコン
層６′直下の半導体基体１にはすでにチヤネルが
成形されているため、高濃度Ｎ型領域１１とソー
ス領域１２との差となり、従来に比してチヤネル
長が非常に短かくより速い高速動作が可能とな
る。また、すでに記載したように本発明の半導体
装置の閾値電圧はＮ型多結晶シリコン層１６の不
純物濃度を適切なものとすることにより所望の例
えば、従来のものと同一の閾値電圧を得ることが
できる。さらにゲート、ドレイン間の電気的容量
は、ソースドレイン領域をゲート電極をマスクと
して拡散形成した所謂セルフ―アラインメント方
式によりゲート電極とドレイン領域との重り合う
部分が非常に少なくなり、また基体濃度も低いの
で従来と同一の容量値となる。

以上述べてきたように、本発明によつてゲー
ト・ドレイン間の電気的容量を増加させることな
く実効チヤネル長が短かくでき、しかも閾値電圧
が従来のものと同一で安定となるため、より速い
高速動作を可能にしたシリコンゲートFETを提
供することができる。

第３図ａ乃至第３図ｊは本発明の他の実施例
で、本発明を相補型シリコンゲート電界効果トラ
ンジスタに適用した場合の製造工程断面図であ
る。

まず、Ｎ型シリコン基板２０（例えば１×10¹⁴
〜１×10¹⁵cm^-3の不純物濃度）上全面に絶縁膜２
２を形成し、Ｎ―チヤネル電界効果トランジスタ
（以下、Ｎ―chFETという）を形成する領域２１
の絶縁膜２２をエツチング除去し、その領域２１
にイオン注入法でアクセプタ不純物（例えばボロ
ン）を注入し、その後1100℃〜1200℃の高温で処
理して深い不純物領域２３（以後、Ｐウエルとい
う）を形成する。（第３図ａ）。この時、Ｎ―
chFETの領域２１上に酸化膜が成長するので、
Ｎ―chFETの領域２１の酸化膜とＰ―チヤネル
電界効果トランジスタ（以下、Ｐ―chFETとい
う）の領域２４の酸化膜２２を除去する（第３図
ｂ）。

次にゲート絶縁膜２５を成長させて、さらに多
結晶シリコン２６を気相成長法などに依つて成長
させ、そして窒化シリコン膜のような耐酸化性の
膜２７を成長させ、ゲート電極となるべき所に通
常のホトレジスト工程をとおして窒化シリコン膜
２７を選択エツチング（例えばフレオンガスを用
いるプラズマエツチング法を使う）して、窒化シ
リコン膜２７′を残す。窒化シリコン膜２７′をマ
スクにして多結晶シリコン２６を弗酸―硝酸の混
合液に依つて除去し、ゲート電極となるべき多結
晶シリコン２６′を残す（第３図ｃ）。次にホトレ
ジスト２８をＰチヤネル・トランジスタのゲート
電極となるべき多結晶シリコン２６′の一部を覆
うようにして、Ｐチヤネル・トランジスタのソー
ス電極部を除去し、ゲート酸化膜２５をとおして
イオン注入法によりＮ型不純物を注入し、Ｎ型不
純物層２９を基板２０に形成する。その後、Ｐチ
ヤネルトランジスタのゲート電極となるべき、多
結晶シリコン２６′上の窒化シリコン膜２７′を、
このホトレジスト２８をマスクにして、プラズ
マ・エツチング法を用いて除去する。（第３図
ｄ）。次に、ホトレジスト１８を除去後、高温
（例えば1000℃〜1100℃）で処理して、イオン注
入層２９を深い層３０にする。そして、ホトレジ
スト３１をもつてＮ―chFETとなるべき領域を
除去して、他を覆つておいて、まず窒化シリコン
膜２７′を除去し、ゲート絶縁膜２５を多結晶シ
リコン２６′をマスクにフツ酸などのエツチング
液で除去する（第３図ｅ）。次に、ホトレジスト
３１を除去後、Ｎ―chFETのソース・ドレイン
を形成する為に、リンなどのＮ型不純物を拡散す
る。そしてＮ型不純物拡散領域３４を形成すると
同時にＮチヤネルトランジスタのゲート電極とな
るべき多結晶シリコン２６′とＰ―chFETのゲー
ト電極となるべき多結晶シリコン２６′の窒化シ
リコン膜２７′で覆われていない多結晶シリコン
３２にもこのＮ型不純物が拡散され、ゲート電極
を形成する。そして、次に約1000℃程度の酸素雰
囲気中で酸化してＮ型多結晶シリコン上の絶縁膜
３５と基板上の絶縁膜３６を形成する。この時、
リンを含んでＮ型になつた多結晶シリコンの上に
形成される絶縁膜３５は他の多結晶シリコン３
１，３２やシリコン基板２０に成長する酸化され
た絶縁膜３６より厚い絶縁膜が形成される（第３
図ｆ）。ホトレジスト３７でＮ―chFET側を覆つ
てＰ―chFET側のゲート多結晶シリコン３３上
の残つている窒化シリコン膜２７′を除去した
後、Ｐ―chFET側の絶縁膜３６を除去して、基
板２０を露出させる。この時Ｐ―chFET側のゲ
ート・多結晶シリコンは、なにも拡散されていな
い多結晶シリコン３３とＮ型多結晶シリコン３２
とその上に絶縁膜３５の残つた形となつている
（第３図ｇ）。次に、ホトレジスト２７を除去した
後、Ｐ型不純物（例えばボロンのような不純物）
を拡散して、拡散領域３８と多結晶シリコン３３
に拡散して、Ｐ型多結晶シリコン３９を形成す
る。この時Ｐ型拡散領域３８′はＮ型不純物領域
３０より浅いものでなければならない。そしてこ
の拡散によつて、Ｐ―chFETのチヤネル長が領
域４０であり、Ｎ型領域３０とＰ型領域３８との
差で決定される。また、ゲート多結晶シリコン中
にボロンのようなＰ型不純物を含んだ多結晶シリ
コン３９とその下の基板３１とで構成するトラン
ジスタの閾値電圧は低く、デツプレツシヨン・モ
ードになる（第３図ｈ）。次に、絶縁膜４２を気
相成長法などに依つて成長させ、所定の位置に後
で配線するべき金属との結合のための穴４３，４
４を設ける（第３図ｊ）。最後に金属（例えばア
ルミニウムのような金属）を真空蒸着法によつて
形成し、所定の配線４５を施こす（第３図ｊ）。
これが相補型シリコンゲート・トランジスタの完
成図である。

以上説明したように、本発明の他の実施例によ
ればＮ―chFETを形成する時のＮ型不純物拡散
と同時にＰ―chFETのゲートの一部にＮ型不純
物を拡散することができ、またＰチヤネルトラン
ジスタのゲート電極をＰ型とＮ型の多結晶シリコ
ンで構成している。そして、このＰチヤネル・ト
ランジスタの基板表面をエンハンスメント・モー
ドとデイプレツシヨン・モードで構成し、実効チ
ヤネル長をＮ型不純物領域３０とその中に形成す
るＰ型不純物領域３８の接合の深さの差で決定し
ている。また、Ｐチヤネルトランジスタのドレイ
ンの電気的容量が小さくなつている。Ｎ型拡散層
３０の上がＮ型のゲート多結晶シリコン２９であ
り、ドレインのＰ型拡散層３８とソース側のＮ型
拡散層３０が接していない基板領域の上がＰ型の
ゲート多結晶シリコン３２となつているため前者
がエンハンスメント・モードのトランジスタであ
り、後者がデツプレツシヨン・モードのトランジ
スタである。それ故実効チヤネル長はこのエンハ
ンスメント・モードのトランジスタのチヤネル長
となる。

従つて、Ｐチヤネル・シリコンゲート電界効果
トランジスタの実効チヤネル長が小さく、ドレイ
ン容量の小さな、高速動作可能な相補型シリコン
ゲート電界効果トランジスタを得ることが出来
る。

また、上記の実施例でも、本発明の第２図の実
施例で記載したように、多結晶シリコンゲート上
の絶縁膜を多結晶シリコン層のPN接合をまたが
るように開孔してアルミニウム、白金、金等の金
属を蒸着してゲート電極とするか、あるいは多結
晶シリコンゲートを延長してシリコンゲート延長
部にもPN接合を延長し、ゲート領域以外の延長
個所に前記した金属を蒸着してPN接合を短絡す
るのが好ましい。

本発明の実施例では半導体基体としてＮ型をつ
かつたが、Ｐ型を用いてもよい。

【図面の簡単な説明】

第１図は従来のシリコンゲートFETを示す断
面図、第２図は本発明の一実施例を示すシリコン
ゲートFETの断面図、第３図ａ乃至ｊは本発明
を相補型シリコンゲートFETに適用した場合の
製造工程断面図である。１，１０，２０……Ｎ型半導体基体、２，１
２，３８……Ｐ―chFETのソース領域、３，１
３，３８′……Ｐ―chFETのドレイン領域、３４
……Ｎ―chFETのソース領域、３４′……Ｎ―
chFETのドレイン領域、１１，３０……高濃度
Ｎ型領域、２３……Ｐウエル、５，１５，２５…
…ゲート絶縁膜、４，７，１４，１７，２２，３
５，３６，４２……絶縁膜、６，２６′……多結
晶シリコンゲート、１６，３２……Ｎ型多結晶シ
リコンゲート、３９……Ｐ型多結晶シリコンゲー
ト、８，９，１８，１９，４５……電極、２８，
３１，３７……フオトレジスト。

Claims

【特許請求の範囲】

１一導電型を有する半導体基体と、該半導体基
体内に形成された前記一導電型で前記半導体基体
濃度よりも高い不純物濃度の第１の半導体領域
と、該第１の半導体領域内に形成された他の導電
型の第２の半導体領域と、前記半導体基体内に前
記第１の半導体領域とは離間して形成された他の
導電型の第３の半導体領域と、前記第２及び第３
半導体領域間の前記半導体基体表面上に形成され
たゲート絶縁膜と、該ゲート絶縁膜上に形成され
た多結晶シリコン層とを有し、該多結晶シリコン
層は、前記第１の半導体領域上では前記一導電型
で前記第３の半導体領域と前記第１の半導体領域
との間の前記半導体基体上では前記他の導電型で
あることを特徴とする絶縁ゲート型電界効果トラ
ンジスタ。