JPH0414815A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 本発明は、不純物としてボロン又はリンを含む高不純物
濃度層上にエピタキシャル成長を行う場合において、高
不純物濃度層からの不純物のはい上がりが小さく、かつ
結晶性の良いエピタキシャル層を成長させるため、エピ
タキシャル成長を行う前に、予め高不純物濃度層にゲル
マニウムを導入するようにしたものである。

〔産業上の利用分野〕

本発明は、ＩＣやディスクリートトランジスタ等の各種
半導体装置の製造方法に係り、特には、ボロン又はリン
を含む高不純物濃度層上にエピタキシャル成長を行う工
程を有する半導体装置の製造方法に関する。

〔従　来　の　技　術〕

従来の半導体装置の一例として、ｐ型バイポーラ型５Ｉ
Ｔ（静電誘導トランジスタ）の断面構造を、第５図に示
す。

この半導体装置は、同図に示すように、不純物濃度の高
いＰ型のシリコン基板（ｐ゛基板１上に、不純物濃度の
低いＰ型のエピタキシャル層（ｐ−エピタキシャル層）
２が形成され、これらがドレイン領域となる。そして、
ｐ−エピタキシャル層２の表面部の所定領域には、不純
物濃度の低いｎ型のチャネル領域（ｎ−チャネル領域）
３と、これを取り囲んだ不純物濃度の高いｎ型のゲート
領域（ｎ゛ゲート９１１域４とが形成されている。更に
、ｎ”チャネル領域３の表面部には、不鈍物濃度の高い
Ｐ型のソース領域（ｐ”ソース領域）５が形成されてい
る。

〔発明が解決しようとする課題〕

上記第５図に示した半導体装置における、Ａ−Ａ′断面
での深さ方向の不純物濃度分布を、第６図に示す。する
と、同図に明らかなように、高不純物濃度のｐ゛゛板１
上にＰ″エピタキシヤル層２成長させ、所定の工程を経
て素子を形成する場合、Ｐ゛゛板１からｐ”エピタキシ
ャル層２への不純物のはい上がりが大きく、すなわち高
濃度側（ｐ”基板１）から低濃度側（ｐ〜エピタキシャ
ル層２）へかけて不純物濃度がなだらかに変化したもの
となる。

そのため、所望の耐圧を得るには、上記のはい上がり分
だけｐ−エピタキシャル層２を厚く成長させなければな
らず、すると、どうしても電流増幅率等の素子特性が劣
化するという問題が生じることとなった。一方、高い耐
圧を必要とせず、Ｐエピタキシャル層２の厚さが薄くて
よいような場合であっても、ｐ−エピタキシャル層２の
中で不純物濃度が高濃度側からなだらかに変化すること
になるため、ｎ−チャネル領域３やｎ°ゲート領域４と
のｐｎ接合部に生じる空乏層がｐ”エピタキシャル層２
側へ拡がりにくくなる。このように空乏層が狭くなると
、それに伴い容量が大きくなるため、素子のスイッチン
グ速度が低下し、更にオン電圧（オン抵抗）の増加をも
たらすという問題が生じることとなった。

また、ｐ゛基基板色ｐ−エピタキシャル層２との濃度差
が大きいため、その界面に格子歪みが生じるのを避けら
れなかった。そのため、ｐ−エピタキシャル層２の結晶
性が低下し、リーク電流の増加等、歩留り低下の原因に
もなっていた。

以上に述べた、エピタキシャル層へのはい上がりが大き
いという問題、及び格子歪みが生じるという問題は、第
５図に示したようなＳＩＴの製造時に限らず、一般に、
高不純物濃度層上にエピタキシャル層を成長させる際、
必ず生じていた。

本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、高不純物濃度層からの不純物のはい上
がりが小さく、かつ結晶性の良いエピタキシャル層を成
長させることのできる半導体装置の製造方法を提供する
ことにある。

〔課題を解決するための手段〕

本発明は、不純物としてポロン又はリンを含む高不純物
濃度層上にエピタキシャル成長を行う工程を有する半導
体装置の製造方法において、前記エピタキシャル成長を
行う前に、予め前記高不純物濃度層にゲルマニウムを導
入するようにしたことを特徴とするものである。

なお、高不純物濃度層とは、高不純物濃度のシリコン基
板の他、シリコン基板とエピタキシャル層との境界部に
形成される高不純物濃度の埋め込み層や、或いは、高集
積化のためにシリコン基板に溝を切り込み、この溝内に
素子を形成するようにした、いわゆるトレンチ構造等に
おける高不純物濃度層をも含む意味である。

〔作　　用〕

高不純物濃度層に予めゲルマニウムを導入しておくと、
その後のエピタキシャル成長の際、高不純物濃度層に含
まれるボロンやリンの異常拡散が抑えられる。そのため
、エピタキシャル層へのボロンやリンのはい上がりが少
なくなり、高不純物濃度層からエピタキシャル層へかけ
て、不純物濃度が急峻に変化することになる。

また、高不純物濃度層に予めゲルマニウムを導入してお
くことで、高不純物濃度層とエピタキシャル層との界面
の格子歪みが緩和されるため、結晶性の良いエピタキシ
ャル層が得られる。

〔実　　施　　例〕

以下、本発明の実施例について、図面を参照しながら説
明する。

第１図は、本発明の第１の実施例に係るバイポーラ型Ｓ
ＩＴの製造方法を示す製造工程図である。

本実施例では、まず第１図（ａ）に示すように、不純物
としてポロン（Ｂ）を含んだ高不純物濃度のｐ型のシリ
コン基板（ｐ”基板）１を用意し、このＰ゛゛板１の表
面全域に、第１図（ｂ）に示すようにゲルマニウム（Ｇ
ｅ）をイオン注入し、アニールを行う。その後、第１図
（Ｃ）に示すように、ゲルマニウムの導入されたｐ゛基
板１上に、低不純物濃度のｐ型のエピタキシャル層（ｐ
−エピタキシャル層）２を成長させる。このようにして
得られたｐ゛基板ｌが高濃度コレクタ領域となり、ｐエ
ピタキシャル層２が低濃度コレクタ領域となる。

次に、第１図（ロ）に示すように、ｐ−エピタキシャル
層２の全面に酸化シリコン（ＳｉＯｚ）等からなる酸化
膜６を形成した後、この酸化膜６を介し、Ｐ−エピタキ
シャル層２の所定領域に、リン（Ｐ）等のｎ型不純物を
イオン注入し、ドライブイン工程を経ることにより、低
不純物濃度のｎ型のチャネル領域（ｎ−チャネル領域）
３と、これを取り囲んでいる高不純物濃度のｎ型のゲー
）　ｆｉＩ域（ｎ゛ゲート領域４とを形成する。更に、
第１図（ｅ）に示すように、酸化膜６を介し、ｎ”チャ
ネル領域３の所定領域に、ボロン（Ｂ）等のＰ型不純物
をイオン注入し、アニールを行うことにより、高不純物
濃度のｐ型のソース領域（ｐ”ソース領域）５を形成す
る。

最後に、第１図（ｆ）に示すように、ｎ゛ゲート領域４
とｐ゛ソース領域５上の酸化膜６に窓を形成し、この窓
を介してそれぞれの電極７．８を形成すると共に、ｐ゛
基板１の裏面の全面にも電極９を形成する。

以上の工程により、ｐ型のバイポーラ型ＳＩＴが得られ
る。

本実施例によれば、上述したように、Ｐ−エピタキシャ
ル層２を成長させる前に、予めｐ゛基板１にゲルマニウ
ムをイオン注入し、アニールを行うようにしたので、以
下のような効果が得られる。

まず、第１図げ）におけるＢ−Ｂ’断面での電極部を除
いた深さ方向の不純物濃度分布を、ゲルマニウムを注入
しない従来の場合と比較して示すと、第２図のようにな
る。すなわち、本実施例では、予めｐ゛基板ｌにゲルマ
ニウムを導入しておくことにより、その後のエピタキシ
ャル成長の際、ｐ゛基板１に含まれるボロンの異常拡散
が抑えられることになり、そのため、従来と比較して、
ｐ−エピタキシャル層２へのボロンのはい上がりが少な
くなる。その結果、所望の耐圧を得るのに必要なｐ−エ
ピタキシャル層２の厚さを薄くすることができ、よって
十分な耐圧を保持しながら電流増幅率等の素子特性を向
上させることが可能となる。

しかも、はい上がりが少ないことから、不純物濃度がｐ
１基板１からｐ−エピタキシャル層２へかけて急峻に変
化する。よって、ｎ−チャネル領域３やｎ゛ゲート領域
４とのｐｎ接合部に生じる空乏層がｐ−エピタキシャル
層２側へ拡がりやすくなり、それに伴って容量が小さく
なるため、素子のスイッチング速度が向上し、更にオン
電圧（オン抵抗）も改善される。

また、ｐ゛基板１にゲルマニウムを注入し、アニールを
行った後、エピタキシャル成長を行うようにしたことに
より、ｐ゛基板１とｐ−エピタキシャル層２との界面に
おける格子歪みが緩和され、結晶性の良いｐ−エピタキ
シャル層２を成長させることができる。その結果、素子
のリーク電流が低減し、歩留りの向上を図ることができ
る。

次に、第３図は、本発明の第２の実施例に係る製造方法
によって得られたＢｆＣＭＯＳデバイスの断面構成図で
ある。

このＢ　ｉ　ＣＭＯＳデバイスは、ｐｎｐバイポーラト
ランジスタＴａと、ｎチャネルＭＯ３）ランジスタＴ？
Ｉ１１及びｐチャネルＭＯ３）ランジスタＴＭｐからな
るＣＭＯ３）ランジスタＴイとから構成されている。ｎ
型のシリコン基板（ｎ基板）１１とｐ型のエピタキシャ
ル層（ｐエピタキシャル層）１２との境界部には、上記
の各トランジスタＴＩｌ、ＴＭの形成領域とそれぞれ対
応する箇所に、高不純物濃度のｐ型の埋め込み層（ｐ”
埋め込み層）１３．１４が形成され、また、各素子領域
は上下方向からの分離拡散層１５によって分離されてい
る。そして、バイポーラトランジスタＴＩＩは、ｐ゛コ
レクタ碩域１６、ｎベース領域１７、ｐ゛エミッタ領域
１８及び各金属電極１９等から構成され、また、各ＭＯ
ＳトランジスタＴ、ｆｉ、Ｔｏは、それぞれｐエピタキ
シャル層１２に形成されたｐウェル層２０、ｎウェル層
２１と、そのそれぞれに形成されたｎソース及びドレイ
ン領域２２、Ｐソース及びドレイン領域２３、並びにゲ
ート２４．２５、各金属電極２６．２７等から構成され
ている。

一般に、ｎ基板１１上にＢ　ｉ　ＣＭＯ３を製造する場
合は、ｎ基板１１の表面部の所定箇所にボロンを導入し
てＰ゛埋め込み層１３．１４を形成し、その後にｐエピ
タキシャル層１２を成長させるが、本実施例では、予め
ｐ゛埋め込み層１３の全域にゲルマニウム（Ｇｅ）をイ
オン注入し、アニールを行い、その後に、ｐエピタキシ
ャル層１２を成長させるようにする。その他の工程は、
従来と同様であるので、ここでは省略する。

本実施例においても、エピタキシャル成長の前にｐ゛埋
め込み層１３にゲルマニウムを導入するようにしたので
、ｐ゛埋め込み層１３からｐエピタキシャル層１２への
ボロンのはい上がりを少なくできる。その結果、バイポ
ーラトランジスタＴｍにおけるコレクターベース間で所
望の耐圧を得るのに、ｐエピタキシャル層１４の厚さ（
ｔ、ｐｉ）を薄くできるという効果が得られる。その他
にも、前記第１の実施例と同様な効果が得られる。

次に、第４図は、本発明の第３の実施例に係る製造方法
によって得られたパワー用のｐチャネルＭＯ３Ｉ−ラン
ジスタの断面構成図である。

本実施例では、まず、不純物としてボロンを含んだ高不
純物濃度のｐ型のシリコン基板（ｐ”基板）３１０表面
全域にゲルマニウム（Ｇｅ）をイオン注入し、アニール
した後、低不純物濃度のｐ型のエピタキシャル層（ｐ−
エピタキシャル層）３２を成長させ、その所定領域に順
次不純物を導入することにより、ｎチャネル領域３３及
びｐ゛ソース領域３４を形成する。その後、Ｐ＋ソース
領域３４上には金属電極３５を形成し、ｎチャネル領域
３３上には酸化膜３６を介して金属電極３７を形成する
。以上の工程は、ｐ゛基板３１にゲルマニウムを導入す
る工程を除けば、従来と同様な工程である。

本実施例においても、ｐ″エピタキシャル層３２を成長
せさる前に、予めＰ゛基板３１にゲルマニウムを導入し
ておくことにより、前述した各実施例と同様な効果を得
ることができる。

なお、本発明は、以上の実施例に示した各半導体装置以
外であっても、一般に、高不純物濃度層上にエピタキシ
ャル層を成長させる場合には、全て適用可能である。

また、以上の実施例では、ゲルマニウムを高不純物濃度
層に導入するための手段として、イオン注入及びアニー
ルを用いたが、通常の拡散工程を用いて導入することも
可能である。

更に、高不純物濃度層の導電型と、この上に成長させる
エピタキシャル層の導電型は、互いに同じ場合であって
も、異なる場合であっても、本発明を適用できる。

また、以上の実施例ではボロンを不純物として含んだｐ
型の高不純物濃度層を用いた場合を述べたが、この他に
、リンを不純物として含んだｎ型の高不純物濃度層を用
いた場合であっても、同様に本発明を適用することがで
きる。

〔発明の効果〕

本発明によれば、高不純物濃度層上にエピタキシャル層
を成長させる際、予め高不純物濃度層にゲルマニウムを
導入するようにしたので、高不純物濃度層からの不純物
のはい上がりが小さく、かつ結晶性の良いエピタキシャ
ル層を成長させることができる。従って、電流増幅率、
スイッチング速度、オン電圧等の素子特性が極めて良好
であって、しかも歩留りの高い半導体装置を実現するこ
とができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の第１の実施例に係るバ
イポーラ型ＳＩＴの製造方法を示す製造工程図、第２図
は、第１図げ）におけるＢ−Ｂ’断面での電極部を除い
た深さ方向の不純物濃度分布を、従来の場合と比較して
示す図、 第３図は本発明の第２の実施例に係る製造方法によって
得られたＢ１ＣＭＯＳデバイスの断面構成図、 第４図は本発明の第３の実施例に係る製造方法によって
得られたパワー用のＰチャネルＭＯＳトランジスタの断
面構成図、 第５図は従来のバイポーラ型ＳＩＴの断面構成図、 第６図は第５図におけるＡ−Ａ’断面での深さ方向の不
純物濃度分布を示す図である。 １・・・Ｐ゛基板 ２・・・Ｐ−エピタキシャル層、 １２・・・ｐエピタキシャル層、 １３・・・ｐ“埋め込み層、 ３１・・・ｐ゛基板 ３２・・・Ｐ″エピタキシヤル層 Ｇｅ・・・ゲルマニウム。

Claims (1)

1. 【特許請求の範囲】 　不純物としてボロン又はリンを含む高不純物濃度層上
   にエピタキシャル成長を行う工程を有する半導体装置の
   製造方法において、 前記エピタキシャル成長を行う前に、予め前記高不純物
   濃度層にゲルマニウムを導入することを特徴とする半導
   体装置の製造方法。