KR940001257B1 - 반도체 소자 제조방법 - Google Patents

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문정환
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Abstract

내용 없음.

Description

반도체 소자 제조방법
제1도는 종래 앤모스와 앤피엔 트랜지스터 구조를 나타낸 단면도.
제2도는 본 발명의 제조 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : n+ 매몰층
3 : n- 에피층 4,6 : 산화막
5 : p에피층 7 : 절연물질
8 : 금속전극
본 발명은 동일 기판위에 모스(MOS) 트랜지스터와 바이폴라 트랜지스터를 동일 영역내에 형성하여 집적도를 향상시킬 수 있게한 반도체 소자 제조방법에 관한 것이다.
종래의 앤모스(NMOS) 앤피앤(NPN)트래지스터 구조는 제1도와 같이 p형 기판(11)위에 p+ 매몰층(12)과 p- 에피층(13)을 형성하고 게이트(14), 소오스(15), 드레인(16)을 형성함으로써 엔모스(X)를 형성함과 아울러 상기 동일 p형 기판(11)위에 n+매몰층(17)과 앤-웰(18)을 형성하고 베이스(19), 콜랙터(21), 에미터(20)를 형성함으로써 앤피앤 트랜지스터(Y)를 형성하였다. 그리고 상기 앤모스(X)와 앤피엔 트랜지스터(Y) 사이에는 격리 산화막(22)을 형성하였다.
그러나 상기와 같은 종래 방법에 있어서는 앤모스와 앤피앤 트랜지스터를 나란히 배열하므로써 설계 면적이 커질 뿐만아니라 공정이 복잡하고 ASIC 제품과 같이 셀 단위로 어레이를 형성하여 사용할 경우 면적 이용율이 떨어지게 되는 결점이 있다.
본 발명은 이와같은 종래의 결점을 해결하기 위한 것으로 하나의 에피층위에 앤모스와 앤피앤 트랜지스터를 형성하여 집적도를 향상시키고자 하는데 그 목적이 있다.
이와같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면 제2도에 의하여 상세히 설명하면 다음과 같다.
먼저(a)와 같이 P형 기판(1)위에 n+매몰층(2)과 n-에피층(3)을 형성하고 (b )와같이 소자가 형성될 액티브 영역이외의 영역에 LOCOS에 의해 산화막(4)을 형성한후 액티브 영역에 선택적 에피택셜(Epitaxial) 성장에 의해 p-에피층(5)을 성장시킨다.
다음에 상기한 산화막(4)을 제거하고 다시 LOCOS 공정에 의해 (c)에 도시된 바와같이 소정부분에 산화막(6)을 형성한 다음, 게이트(7)을 형성하고 이온 주입공정에 의해 n+영역(9a,9b,9c) 및 p+영역(8a,8b)을 각각 소정부분에 형성한다. 그리고 (d )와 같이 트랜치(10) 격리에 의해 소자간 격리를 행하고 절연물질을 증착하고 패터닝하여 절연막(11)을 형성한후, 금속을 증착하고 패터닝하여 소정 부분에 전극(12)를 형성한다.
이와같이 제조되는 본 발명은 앤모스로 동작할 경우 n+영역중에서 9a와 9b를 소오스와 드레인으로 지정하고 p+영역(8b)은 플러그(plug)로 이용하여 n+영역(9c)을 통해 백 바이어싱(Back Biasing)이 가능하다.
또한 앤피앤 트랜지스터로 동작시킬 경우 n+영역(9a,9b)을 묶어 에미터로 사용하고 p-영역(8b)을 베이스, n+영역(9c)을 콜랙터로 이용할 수 있으며 이때 p-에피층(5)은 베이스, n+매몰층(2)은 n+매몰층으로 사용가능하다.
이상에서 설명한 바와같은 본 발명은 동일 영역내에 앤모스와 앤피앤 트랜지스터를 형성하여 집적도를 향상시킬 수 있음은 물론 셀화하였을때 웨이퍼 사용효율을 높일 수 있는 효과가 있다.

Claims (1)

  1. P형 기판(1)위에 n-매몰층(2)과 n-에피층(3)을 형성하는 공정과, 소자가 형성될 액티브 영역이외의 영역에 LOCOS 공정에 의해 산화막(4)을 형성한 후 선택적 에피택셜 성장에 의해 p-에피층(5)을 성장시키는 공정과, 상기 산화막(4)을 제거하고 다시 LOCOS 공정에 의해 소정영역에 산화막(6)을 형성하는 공정과, 이온 주입에 의해 n+영역(9a,9b,9c) 및 p+영역(8a,8b)을 형성하는 공정과, 트랜치 격리에 의해 소자간을 격리시키고 절연막(11)과 금속전극(12)을 형성하는 공정을 차례로 실시함을 특징으로 하는 반도체 소자 제조방법.
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