KR101252411B1 - 바이폴라 트랜지스터 및 그 제조방법 - Google Patents

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고철주
정형균
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주식회사 동부하이텍
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Abstract

실시예에 따른 바이폴라 트랜지스터의 제조방법은 반도체 기판이 준비되는 단계; 상기 반도체 기판 상에 제1 도전형의 매몰층을 형성하는 단계; 상기 제1 도전형의 매몰층 및 상기 반도체 기판 상에 제2 도전형의 에피층을 형성하는 단계; 상기 제2 도전형의 에피층에 제1 깊이로 제1 도전형의 불순물을 주입하고 상기 제1 깊이보다 깊은 깊이로 제2 도전형의 불순물을 주입하여 확산시켜 제2 도전형의 웰 및 상기 제2 도전형의 웰 내에 제1 도전형의 웰을 형성하는 단계; 상기 제2 도전형의 에피층 상에 선택적으로 필드 산화막을 형성하는 단계; 상기 제2 도전형의 에치층에 상기 제1 도전형의 불순물을 주입하여 제1 도전형의 싱크 영역을 형성하는 단계; 상기 제1 도전형의 웰 및 제1 도전형의 싱크 영역 내에 각각 상기 제1 도전형의 불순물을 주입하여 에미터 및 콜렉터가 되는 제1 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역과 이격된 상기 제2 도전형의 에피층 상에 제2 도전형의 불순물을 주입하여 베이스가 되는 제2 도전형 영역을 형성하는 단계를 포함한다.

Description

바이폴라 트랜지스터 및 그 제조방법{BIPOLAR TRANSISTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 바이폴라 트랜지스터 및 그 제조방법에 관한 것이다.
도 1은 종래의 바이폴라 트랜지스터를 도시한 도면이다.
도 1을 참조하면, 바이폴라 트랜지스터는 반도체 기판(10) 상에 제1 도전형의 매몰층(11)이 형성되고, 상기 반도체 기판(10) 및 상기 제1 도전형의 매몰층(11) 상에 제2 도전형의 에피층(20)이 형성되며, 상기 제2 도전형의 에피층(20)에는 제1 도전형의 웰(21)이 형성된다.
그리고, 상기 제1 도전형의 웰(21) 내의 일측에는 제2 도전형의 웰(22)이 형성되고, 상기 제1 도전형의 웰(21) 내의 타측에는 제1 도전형의 싱커(23)가 형성되며, 상기 제1 도전형의 싱커(23) 내에 제1 도전형의 웰(24)이 형성된다.
상기 제2 도전형의 웰(22) 내에는 제1 도전형 영역(41)과 제2 도전형 영역(42)이 형성되고, 상기 제1 도전형의 웰(24) 내에는 제1 도전형 영역(43)이 형성된다. 상기 제1 도전형 영역(41)은 에미터이고, 상기 제2 도전형 영역(42)은 베이스이며, 상기 제1 도전형 영역(43)은 콜렉터이다.
상기와 같은 종래의 바이폴라 트랜지스터에서는 상기 제2 도전형의 웰(22)을 리트로그레이드 웰(retrograde well)로 형성하기 때문에, 접합 깊이(junction depth)가 깊을수록 상기 제2 도전형의 웰(22)의 보론(B) 농도가 높아 전류 증폭율(Hfe)이 높지 않은 문제가 있다.
도 2와 도 3은 종래의 바이폴라 트랜지스터의 전기적 특성을 도시한 도면이다.
도 2에 도시된 바와 같이, 상기 에미터를 접지하고 상기 베이스를 오픈한 상태에서 상기 콜렉터의 전류(Ic)를 스윕(sweep)하면서 측정한 브레이크다운 전압(Vce)은 26V 정도이고, 도 3에 도시된 바와 같이, 전류 증폭율(Hfe)은 20을 조금 넘는 수준이다.
실시예는 새로운 구조를 갖는 바이폴라 트랜지스터 및 그 제조방법을 제공한다.
실시예는 브레이크다운 전압(Vce)을 유지하면서 전류 증폭율(Hfe)을 증가시킬 수 있는 바이폴라 트랜지스터 및 그 제조방법을 제공한다.
실시예에 따른 바이폴라 트랜지스터는 반도체 기판; 상기 반도체 기판 상에 제1 도전형의 매몰층; 상기 제1 도전형의 매몰층 및 상기 반도체 기판 상에 제2 도전형의 에피층; 상기 제2 도전형의 에피층의 일측에 형성되고, 균일한 불순물 농도 분포를 갖는 제2 도전형의 웰; 상기 제2 도전형의 웰 내에 형성되고, 균일한 불순물 농도 분포를 갖는 제1 도전형의 웰; 상기 제1 도전형의 웰 내에 형성되고, 에미터가 되는 제1 도전형 영역; 상기 제2 도전형의 에피층의 타측에 형성되는 제1 도전형의 싱크 영역; 상기 제1 도전형의 싱크 영역 내에 형성되고, 콜렉터가 되는 제1 도전형 영역; 상기 에미터가 되는 제1 도전형 영역과 상기 콜렉터가 되는 제1 도전형 영역 사이에 배치되고 필드 산화막에 의해 둘러싸인 베이스가 되는 제2 도전형 영역을 포함한다.
실시예에 따른 바이폴라 트랜지스터의 제조방법은 반도체 기판이 준비되는 단계; 상기 반도체 기판 상에 제1 도전형의 매몰층을 형성하는 단계; 상기 제1 도전형의 매몰층 및 상기 반도체 기판 상에 제2 도전형의 에피층을 형성하는 단계; 상기 제2 도전형의 에피층에 제1 깊이로 제1 도전형의 불순물을 주입하고 상기 제1 깊이보다 깊은 깊이로 제2 도전형의 불순물을 주입하여 확산시켜 제2 도전형의 웰 및 상기 제2 도전형의 웰 내에 제1 도전형의 웰을 형성하는 단계; 상기 제2 도전형의 에피층 상에 선택적으로 필드 산화막을 형성하는 단계; 상기 제2 도전형의 에치층에 상기 제1 도전형의 불순물을 주입하여 제1 도전형의 싱크 영역을 형성하는 단계; 상기 제1 도전형의 웰 및 제1 도전형의 싱크 영역 내에 각각 상기 제1 도전형의 불순물을 주입하여 에미터 및 콜렉터가 되는 제1 도전형 영역을 형성하는 단계; 상기 제1 도전형 영역과 이격된 상기 제2 도전형의 에피층 상에 제2 도전형의 불순물을 주입하여 베이스가 되는 제2 도전형 영역을 형성하는 단계를 포함한다.
실시예는 새로운 구조를 갖는 바이폴라 트랜지스터 및 그 제조방법을 제공할 수 있다.
실시예는 브레이크다운 전압(Vce)을 유지하면서 전류 증폭율(Hfe)을 증가시킬 수 있는 바이폴라 트랜지스터 및 그 제조방법을 제공할 수 있다.
도 1은 종래의 바이폴라 트랜지스터를 도시한 도면.
도 2와 도 3은 종래의 바이폴라 트랜지스터의 전기적 특성을 도시한 도면.
도 4는 본 발명의 실시예에 따른 바이폴라 트랜지스터를 도시한 도면.
도 5 내지 도 7은 실시예에 따른 바이폴라 트랜지스터의 전기적 특성을 설명하는 도면.
도 8 내지 도 15는 실시예에 따른 바이폴라 트랜지스터의 제조방법을 설명하는 도면.
본 발명에 따른 실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
또한, 본 발명의 실시예에서 제1 도전형은 N형이고, 제2 도전형의 P형으로 예시된다. 다만, 제1 도전형이 P형이고, 제2 도전형의 N형이 될 수 있다. 또한, 본 발명의 실시예에서는 N-P-N 접합 바이폴라 트랜지스터가 예시되나, 불순물의 도전형을 변경에 의해 P-N-P 접합 바이폴라 트랜지스터를 제조하는 것도 가능하다.
이하, 첨부된 도면을 참조하여 실시예에 따른 바이폴라 트랜지스터 및 그 제조방법에 대해 상세히 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 바이폴라 트랜지스터를 도시한 도면이다.
도 4를 참조하면, 바이폴라 트랜지스터는 반도체 기판(100) 상에 제1 도전형의 매몰층(110)이 형성되고, 상기 반도체 기판(100) 및 상기 제1 도전형의 매몰층(110) 상에 제2 도전형의 에피층(120)이 형성되며, 상기 제2 도전형의 에피층(120)의 일측에는 제2 도전형의 웰(121)이 형성되고, 상기 제2 도전형의 에피층(120)의 타측에는 제1 도전형의 웰(124)이 형성된다. 그리고, 상기 제2 도전형의 웰(121)과 상기 제1 도전형의 웰(124) 사이에는 제2 도전형의 웰(123)이 형성된다.
그리고, 상기 제2 도전형의 웰(121) 내에는 제1 도전형의 웰(122)이 형성되고, 상기 제1 도전형의 웰(124) 내에는 제1 도전형의 싱커(125)가 형성되며, 상기 제1 도전형의 싱커(125) 내에 제1 도전형의 웰(126)이 형성된다.
상기 제1 도전형의 웰(122) 내에는 제1 도전형 영역(141)이 형성되고, 상기 제2 도전형의 웰(123) 내에는 제2 도전형 영역(142)이 형성되며, 상기 제1 도전형의 웰(126) 내에는 제1 도전형 영역(143)이 형성된다.
보다 상세히 설명하면, 상기 반도체 기판(100)은 P형 기판(P-Substrate)로 형성될 수 있으며, 상기 제1 도전형의 매몰층(110)은 N형 불순물이 매몰된 층으로 형성될 수 있다.
상기 제2 도전형의 에피층(120)은 상기 반도체 기판(100) 및 제1 도전형의 매몰층(110) 상에서 성장되며, 예를 들어, P형 에피층으로 형성될 수 있다.
상기 제2 도전형의 웰(121)은 P형 불순물, 예를 들어, 보론(B)이 주입된 딥 웰(deep well)로 형성되며, 상기 제2 도전형의 에피층(120)의 표면으로부터 상기 제1 도전형의 매몰층(110)까지 형성된다. 상기 제2 도전형의 웰(121)은 상기 제1 도전형의 매몰층(110)과 접할 수 있다. 또한, 상기 제2 도전형의 웰(121)은 불순물 농도 분포가 전반적으로 균일한 분포를 가지며, 보다 정밀하게 보면 상기 제2 도전형의 에피층(120)의 표면으로부터 상기 제1 도전형의 매몰층(110)에 가까워질수록 불순물 농도가 증가하다가 감소하는 분포를 이룬다.
상기 제1 도전형의 웰(122)은 N형 불순물, 예를 들어, 인(Phosphorus), 안티모니(Antimony), 비소(Arsenic) 중 어느 하나가 주입된 섈로우 웰(shallow well)로 형성되며, 상기 제2 도전형의 에피층(120)의 표면으로부터 상기 제2 도전형의 웰(121) 내에 얕은 깊이로 형성된다. 또한, 상기 제1 도전형의 웰(122)은 불순물 농도 분포가 전반적으로 균일한 분포를 가지며, 보다 정밀하게 보면 상기 제2 도전형의 에피층(120)으로부터 상기 제2 도전형의 웰(121)에 가까워질 수록 불순물 농도가 증가하다가 감소하는 분포를 이룬다.
상기 제1 도전형 영역(141)은 상기 제1 도전형의 웰(122)내에 제1 도전형의 불순물이 고농도로 주입된 영역으로서 에미터가 된다. 상기 제1 도전형 영역(141)은 상기 제1 도전형의 웰(122)보다 고농도의 불순물을 가진다.
상기 제2 도전형의 웰(123)은 상기 제2 도전형의 웰(121)과 이격되어 형성될 수 있으며, 상기 제2 도전형의 웰(123)은 상기 제2 도전형의 에피층(120)의 표면으로부터 얕은 깊이로 형성된 섈로우 웰로 형성되며, 깊이가 깊어질수록 불순물의 농도가 증가되는 농도 분포를 갖는다.
상기 제2 도전형 영역(142)은 상기 제2 도전형의 웰(123) 내에 제2 도전형의 불순물이 고농도로 주입된 영역으로서 베이스가 된다. 상기 제2 도전형 영역(142)은 상기 제2 도전형의 웰(123)보다 고농도의 불순물을 가진다.
상기 제1 도전형 영역(141)과 상기 제2 도전형 영역(142) 사이에는 필드 산화막(130)이 형성될 수 있으며, 상기 필드 산화막(130)에 의해 상기 제1 도전형 영역(141)과 상기 제2 도전형 영역(142)이 분리된다.
상기 제1 도전형의 웰(124)은 N형 불순물, 예를 들어, 인(Phosphorus), 안티모니(Antimony), 비소(Arsenic) 중 어느 하나가 주입된 딥 웰(deep well)로 형성되며, 상기 제2 도전형의 에피층(120)의 표면으로부터 상기 제1 도전형의 매몰층(110)까지 형성된다. 상기 제1 도전형의 웰(124)은 상기 제1 도전형의 매몰층(110)과 접할 수 있다. 상기 제1 도전형의 웰(124)은 불순물 농도 분포가 전반적으로 균일한 분포를 가지며, 보다 정밀하게 보면 상기 제2 도전형의 에피층(120)의 표면으로부터 상기 제1 도전형의 매몰층(110)에 가까워질수록 불순물 농도가 증가하다가 감소하는 분포를 이룬다.
상기 제1 도전형의 싱커(125)는 상기 제1 도전형의 웰(124) 내에 형성되며, 상기 제1 도전형의 웰(124)을 지나 상기 제1 도전형의 매몰층(110)까지 형성된다. 상기 제1 도전형의 웰(126)은 상기 제1 도전형의 싱커(125) 내에 형성되며, 상기 제2 도전형의 에피층(120)의 표면으로부터 얕은 깊이로 형성된 섈로우 웰로 형성되며, 깊이가 깊어질수록 불순물의 농도가 증가되는 농도 분포를 갖는다.
상기 제1 도전형 영역(143)은 상기 제1 도전형의 웰(126) 내에 제1 도전형의 불순물이 고농도로 주입된 영역으로서 콜렉터가 된다.
상기 제1 도전형 영역(143)은 상기 제1 도전형의 웰(126)보다 고농도의 불순물을 가진다. 또한, 상기 제1 도전형의 웰(126)은 상기 제1 도전형의 싱커(125)보다 고농도의 불순물을 가지고, 상기 제1 도전형의 싱커(125)는 상기 제1 도전형의 웰(124)보다 고농도의 불순물을 가진다.
상기 제1 도전형의 웰(124), 제1 도전형의 싱커(125), 제1 도전형의 웰(126)은 싱크 영역을 이루며, 상기 제1 도전형 영역(143)과 상기 제1 도전형의 매몰층(110)을 연결한다.
상기 제1 도전형 영역(143)과 상기 제2 도전형 영역(142) 사이에는 필드 산화막(130)이 형성될 수 있으며, 상기 필드 산화막(130)에 의해 상기 제1 도전형 영역(143)과 상기 제2 도전형 영역(142)이 분리된다.
실시예에 따른 바이폴라 트랜지스터는 상기 제2 도전형의 웰(121) 및 상기 제1 도전형의 웰(122)의 불순물 농도가 균일한 분포를 가지기 때문에 브레이크다운 전압(Vce)을 유지하면서 전류 증폭율(Hfe)을 증가시킬 수 있다.
도 5 내지 도 7은 실시예에 따른 바이폴라 트랜지스터의 전기적 특성을 설명하는 도면이다.
도 5에 도시된 바와 같이 전류 증폭율(Hfe)은 100에 가까운 수치를 가지며, 도 6에 도시된 바와 같이 브레이크다운 전압(Vce)은 26V 정도가 된다. 그리고, 도 7에 도시된 바와 같이, 베이스를 동작 모드에 놓아 특정 전압을 인가하고 에미터는 접지한 상태에서 특정한 콜렉터의 전압-전류 커브의 특성이 보여진다.
도 8 내지 도 15는 실시예에 따른 바이폴라 트랜지스터의 제조방법을 설명하는 도면이다.
도 8을 참조하면, 반도체 기판(100)이 준비되고, 상기 반도체 기판(100) 상에 제1 도전형의 매몰층(110)을 형성한다. 상기 반도체 기판(100)은 P형 기판이 될 수 있고, 상기 제1 도전형의 매몰층(110)을 N형 불순물이 주입되어 형성될 수 있다.
도 9을 참조하면, 상기 제1 도전형의 매몰층(110) 및 반도체 기판(100) 상에 제2 도전형의 에피층(120)을 성장시킨다.
도 10을 참조하면, 상기 제2 도전형의 에피층(120) 상에 포토리쏘그라피 공정을 수행하여 상기 제2 도전형의 에피층(120)의 일부를 노출하는 제1 포토레지스트 패턴(610)을 형성하고, 상기 제1 포토레지스트 패턴(610)을 마스크로 하여 상기 제2 도전형의 에피층(120) 내에 제1 도전형의 불순물 이온(124a)을 주입한다. 상기 제1 도전형의 불순물 이온(124a)을 주입하는 공정은 생략이 가능하다.
도 11을 참조하면, 상기 제2 도전형의 에피층(120) 상에 포토리쏘그라피 공정을 수행하여 상기 제2 도전형의 에피층(120)의 일부를 노출하는 제2 포토레지스트 패턴(620)을 형성하고, 상기 제2 포토레지스트 패턴(620)을 마스크로 하여 상기 제2 도전형의 에피층(120) 내에 제2 도전형의 불순물 이온(121a)을 주입한다.
도 12를 참조하면, 상기 제2 도전형의 에피층(120) 상에 포토리쏘그라피 공정을 수행하여 상기 제2 도전형의 에피층(120)의 일부를 노출하는 제3 포토레지스트 패턴(630)을 형성하고, 상기 제3 포토레지스트 패턴(630)을 마스크로 하여 상기 제2 도전형의 에피층(120) 내에 제1 도전형의 불순물 이온(122a)을 주입한다. 상기 제1 도전형의 불순물 이온(122a)은 상기 제2 도전형의 불순물 이온(121a) 보다 상측에 주입된다.
도 13을 참조하면, 상기 반도체 기판(100)에 대해 어닐링 공정을 수행하여 상기 제1 도전형의 불순물 이온(124a), 제2 도전형의 불순물 이온(121a), 제2 도전형의 불순물 이온(124a)을 확산시켜 제1 도전형의 웰(124), 제2 도전형의 웰(121), 제1 도전형의 웰(122)을 형성한다. 상기 제1 도전형의 웰(124), 제2 도전형의 웰(121), 제1 도전형의 웰(122)의 불순물 농도는 리트로그레이드 웰에 비하여 균일한 분포를 갖는다.
도 14를 참조하면, 상기 제2 도전형의 에피층(120)의 표면에 필드 산화막(130)을 형성한다. 상기 필드 산화막(130)은 로코스(LOCOS) 공정을 통해 형성될 수 있다.
도 15를 참조하면, 상기 제1 도전형의 웰(124)에 상기 제1 도전형의 싱커(125)를 형성하고, 상기 제1 도전형의 싱커(125) 내에 제1 도전형의 웰(126)을 형성한다. 그리고, 상기 제2 도전형의 에피층(120)에 제2 도전형의 웰(123)을 형성한다. 또한, 상기 제1 도전형의 웰(122) 내에 제1 도전형 영역(141)을 형성하고, 상기 제2 도전형의 웰(123) 내에 제2 도전형 영역(142)을 형성하고, 상기 제1 도전형의 웰(126) 내에 제1 도전형 영역(143)을 형성한다.
따라서, 실시예에 따른 바이폴라 트랜지스터가 제작될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (4)

  1. 반도체 기판;
    상기 반도체 기판 상에 제1 도전형의 매몰층;
    상기 제1 도전형의 매몰층 및 상기 반도체 기판 상에 제2 도전형의 에피층;
    상기 제2 도전형의 에피층의 일측에 형성되고, 균일한 불순물 농도 분포를 갖는 제2 도전형의 웰;
    상기 제2 도전형의 웰 내에 형성되고, 균일한 불순물 농도 분포를 갖는 제1 도전형의 웰;
    상기 제1 도전형의 웰 내에 형성되고, 에미터가 되는 제1 도전형 영역;
    상기 제2 도전형의 에피층의 타측에 형성되는 제1 도전형의 싱크 영역;
    상기 제1 도전형의 싱크 영역 내에 형성되고, 콜렉터가 되는 제1 도전형 영역;
    상기 에미터가 되는 제1 도전형 영역과 상기 콜렉터가 되는 제1 도전형 영역 사이에 배치되고 필드 산화막에 의해 둘러싸인 베이스가 되는 제2 도전형 영역을 포함하는 바이폴라 트랜지스터.
  2. 제1 항에 있어서,
    상기 제2 도전형 영역 아래에 배치되고 상기 제2 도전형 웰과 이격된 제2 도전형의 섈로우 웰을 포함하는 바이폴라 트랜지스터.
  3. 반도체 기판이 준비되는 단계;
    상기 반도체 기판 상에 제1 도전형의 매몰층을 형성하는 단계;
    상기 제1 도전형의 매몰층 및 상기 반도체 기판 상에 제2 도전형의 에피층을 형성하는 단계;
    상기 제2 도전형의 에피층에 제1 깊이로 제1 도전형의 불순물을 주입하고 상기 제1 깊이보다 깊은 깊이로 제2 도전형의 불순물을 주입하여 확산시켜 제2 도전형의 웰 및 상기 제2 도전형의 웰 내에 제1 도전형의 웰을 형성하는 단계;
    상기 제2 도전형의 에피층 상에 선택적으로 필드 산화막을 형성하는 단계;
    상기 제2 도전형의 에치층에 상기 제1 도전형의 불순물을 주입하여 제1 도전형의 싱크 영역을 형성하는 단계;
    상기 제1 도전형의 웰 및 제1 도전형의 싱크 영역 내에 각각 상기 제1 도전형의 불순물을 주입하여 에미터 및 콜렉터가 되는 제1 도전형 영역을 형성하는 단계;
    상기 제1 도전형 영역과 이격된 상기 제2 도전형의 에피층 상에 제2 도전형의 불순물을 주입하여 베이스가 되는 제2 도전형 영역을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
  4. 제 3항에 있어서,
    상기 베이스가 되는 제2 도전형 영역을 형성하기 전에 상기 제2 도전형의 에피층에 제2 도전형의 불순물을 주입하여 제2 도전형의 섈로우 웰을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조방법.
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