CN109545849A - Cmos集成工艺bjt结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种CMOS集成工艺BJT结构，包括：硅衬底上并列排布的P阱和N阱，P阱和N阱临界处形成有第一浅沟槽隔离，P阱中形成有第二浅沟槽隔离，第一和第二浅沟槽隔离之间的P阱中形成有第一P+掺杂区，第一浅沟槽隔旁侧的N阱中形成有第一N+掺杂区，第二浅沟槽隔离另一侧的P阱中形成有第二N+掺杂区，第二N+掺杂区上形成有并列的第一电极和金属硅化物阻挡层，第一P+掺杂区上形成有第二电极，第一N+掺杂区上形成有第三电极；在源漏区离子注入工艺前沉积平坦层，进行源漏区离子注入，沉积金属硅化物阻挡层并进行金属硅化物阻挡层刻蚀，形成第一电极～第三电极。本发明还公开了CMOS集成工艺BJT制造方法。本发明能提高晶体管电流增益均一性，能实现电流增益的精准调节。
Description
技术领域
本发明涉及半导体领域，特别是涉及一种CMOS集成工艺BJT结构。本发明还涉及一种一种CMOS集成工艺BJT制造方法。
背景技术
无论在数字还是在模拟集成电路领域,CMOS工艺均已占据了重要的地位。虽然CMOS器件具有功耗低和集成度高的突出优点,但其失调、匹配、噪音、跨导及电流驱动能力等性能远不如双极结型器件优越。BiCMOS工艺在VLSI电路和系统中能够同时利用CMOS和双极结型器件各自的长处,因而显示了广阔的应用前景。BiCMOS工艺的目的是将MOS和双极器件集成在同一芯片上。
目前CMOS工艺中存的双极结型器件是纵向结构的衬底双极结型晶体管,其基极是阱区,集电极也是阱区，这类晶体管可用于CMOS模拟电路的基准电压电路，或作为射极跟随器用来驱动负载。通过离子注入掺杂得到满足要求的双极型晶体管增益因子。
以NPN双极型晶体管为例，图1给出的是纵向结构的NPN BJT基本单元版图。图2是对应的NPN BJT的结构剖面图。由图1和2中可以看出，NPN BJT是由一个重掺杂的N型发射区、一个P型基区和一个N型集电区构成。这种晶体管被称为NPN BJT(PNP BJT是由P+的发射区、N型基区和一个P型集电区构成的)。因为电子的迁移率大于空穴的迁移率，所以NPN型晶体管比PNP型晶体管的跨导更大，速度更快。
当发射结(基区-发射迁区结，BE结)正向偏置时，电子被注入到相对掺杂浓度更低的基区。这些电子扩散通过基区，抵达反偏的集电结(基区-集电区结，BC结)耗尽层边缘，然后被电场扫入集电区，产生集电极电流Ic。只要发射结正偏，就会有空穴从P型基区注入到N+发射区。这些空穴由基极电流Ib提供，Ib是不受欢迎的，但这是通过BE结正偏获得IC的不可避免的副作用。电流增益β(beta)是BJT最重要的DC参数。
β＝Ic/Ib (公式1)
目前在CMOS集成工艺中的典型制作流程如下：
(1)浅沟槽隔离工艺形成器件有源区；
(2)P型阱和N型阱离子注入工艺形成；
(3)器件栅结构，隔离侧墙结构的形成
(4)轻掺杂源漏注入区域的形成，接着主侧墙结构形成
(5)源漏区离子注入工艺(双极结型晶体管发射区、基区和集电区形成)
(6)金属硅化物阻挡层并进行金属阻挡层光刻和刻蚀即SAB区域形成
(7)制作金属硅化物，形成有效的欧姆接触(双极结型晶体管发射极、基极和集电极形成)；
(8)后段金属互联工艺制作
其中，BJT器件的制作主要涉及(1)(2)(5)～(8)等工艺，具体流程如图3所示。
目前传统CMOS集成工艺制作BJT器件技术中，电流增益β(beta)是器件极其重要的一个参数。其中AA与STI区域的高度差以及divot对源漏区域的离子注入形貌的均一性影响很大，而源漏区域的离子注入形貌对BJT器件中基区的复合电流进一步影响。所以，AA与STI区域的高度差以及divot的均一性对BJT器件的电流增益的稳定性起到关键作用。图4给出的是器件制作中AA与STI区域的高度差以及divot的示意图。实验结果表明，AA与STI区域高度差以及divot工艺的均一性相当难控制，而且此高度差必须在一定范围才能保持MOS器件性能最佳，因此AA与STI区域高度差以及divot工艺均一性的改善一直受到很大限制。
发明内容
本发明要解决的技术问题是提供一种能提高晶体管电流增益均一性，能实现电流增益的精准调节的CMOS集成工艺BJT结构。
本发明还提供了一种能提高晶体管电流增益均一性，能实现电流增益的精准调节的CMOS集成工艺BJT制造方法。
为解决上述技术问题，本发明提供的CMOS集成工艺BJT结构，包括：硅衬底上并列排布的P阱和N阱，P阱和N阱临界处形成有第一浅沟槽隔离，P阱中形成有第二浅沟槽隔离，第一浅沟槽隔离和第二浅沟槽隔离之间的P阱中形成有第一P+掺杂区，第一浅沟槽隔旁侧的N阱中形成有第一N+掺杂区，第二浅沟槽隔离另一侧的P阱中形成有第二N+掺杂区，第二N+掺杂区上形成有并列的第一电极和阻挡层，第一P+掺杂区上形成有第二电极，第一N+掺杂区上形成有第三电极；其中，在源漏区离子注入工艺前沉积平坦层，接着进行源漏区离子注入，然后沉积金属硅化物阻挡层并进行金属硅化物阻挡层刻蚀，最后形成所述第一电极～第三电极。
进一步改进所述的CMOS集成工艺BJT结构，所述平坦层是氮化硅薄膜。
进一步改进所述的CMOS集成工艺BJT结构，所述平坦层厚度是10埃-30埃。
进一步改进所述的CMOS集成工艺BJT结构，所述平坦层采用原子层沉积制造。
进一步改进所述的CMOS集成工艺BJT结构，所述第一浅沟槽隔和第二浅沟槽隔尺寸不同。
进一步改进所述的CMOS集成工艺BJT结构，所述第一电极是发射极，所述第二电极是基极，所述第三电极是集电极。
本发明提供一种CMOS集成工艺BJT制造方法，包括以下步骤：
S01，进行浅沟槽隔离制作，形成器件有源区；
S02，进行阱离子注入形成N型阱和P型阱；
S03，制造平坦层；
S04，源漏区离子注入形成晶体管发射区、基区和集电区；
S05，沉积金属阻挡层并进行金属阻挡层光刻和刻蚀；
S06，制作双极结型晶体管发射极、基极和集电极；
S07，制作金属前介质、通孔、金属插塞和金属层完成器件。
进一步改进所述的CMOS集成工艺BJT制造方法，还包括：
S08，进行WAT测试。
进一步改进所述的CMOS集成工艺BJT制造方法，执行S03时，采用原子层沉积ALDDep工艺沉积制造平坦层。
进一步改进所述的CMOS集成工艺BJT制造方法，执行S03时，采用原子层沉积ALDDep工艺沉积氮化硅薄膜SiN作为平坦层。
进一步改进所述的CMOS集成工艺BJT制造方法，执行S03时，采用原子层沉积ALDDep工艺沉积10～30埃的氮化硅薄膜SiN作为平坦层。
进一步改进所述的CMOS集成工艺BJT制造方法，执行S04后，注入N型离子形成N型重掺杂区作为晶体管发射区和集电区，注入P型离子形成P型重掺杂区作为晶体管基区.
进一步改进所述的CMOS集成工艺BJT制造方法，执行S05时，采用氧化硅作为金属硅化物阻挡层薄膜并进行金属硅化物阻挡层光刻和刻蚀。
进一步改进所述的CMOS集成工艺BJT制造方法，执行S06时，采用金属硅化物沉积工艺制造晶体管电极。
本发明在源漏区离子注入工艺前，增加一道原子层沉积ALD Dep工艺，沉积氮化硅薄膜SiN，其厚度为10埃～30埃，抑制源漏离子注入的掺杂原子在硅氧界面的流失。保证在靠近浅沟槽隔离STI以及阻挡层薄膜SAB附近的掺杂原子在硅氧界面的流失，从而确保靠近浅沟槽隔离STI以及阻挡层薄膜SAB附近的掺杂原子的结的形貌在wafer的均一性。在工作状态下，电流的集肤效应会使部分发射极电流聚集在SAB区域硅表面处，中和部分基区电流，即降低基区复合电流，达到在增加双极型晶体管电流增益的同时，提升晶体管电流增益均一性的效果。
相比于传统旧工艺集成的双极结型晶体管的器件结构/制作方法，本发明重点解决了传统旧工艺中有源区AA与浅沟槽隔离STI区域高度差以及表面divot工艺均一性的改善难的局限性。本发明与传统工艺兼容，极易实现而且成本低廉。
利用改善型工艺后BJT器件增益因子均一性与旧工艺比对的结果，其中包括BJTNPN和PNP两种器件，各个器件中又有两种发射结面积尺寸的数据。不管NPN还是PNP，在同一发射结面积尺寸，BJT器件增益因子在整片wafer上所有点测试数据的分布得到了明显改善。具体改善型条件与旧条件比较的数据总结如下表1所示，其中NPN面积为2.0736和81的在器件增益因子均一性的改善分别为16.8％和29.9％，PNP面积为2.0736和81的在器件增益因子均一性的改善为7.5％和7.9％。本发明CMOS集成工艺BJT结构及其制造方法能有效提高晶体管电流增益因子的稳定性，实现电流增益的精准调节。
表1
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是NPN双极结型晶体管基本单元版图示意图。
图2是NPN双极结型晶体管结构剖面示意图。
图3是现有CMOS工艺NPN双极结型晶体管制作流程示意图。
图4是NPN双极型晶体管结构Step height以及divot示意图。
图5是本发明流程示意图。
附图标记说明
发射极E
集电极C
基极B
金属硅化物阻挡层薄膜SAB
浅沟槽隔离STI
N阱NW
P阱PW
深N阱Deep NW
P型衬底P Sub
N型重掺杂区N+
P型重掺杂区P+
台阶高度Step height
凹陷divot
沟槽隔离STI
第一浅沟槽隔离STI 1
第二浅沟槽隔离STI 2
第一P+掺杂区P+1
第一N+掺杂区N+1
第二N+掺杂区N+2
镍化硅NiSi
具体实施方式
本发明提供的CMOS集成工艺BJT结构第一实施例，包括：硅衬底上并列排布的P阱和N阱，P阱和N阱临界处形成有第一浅沟槽隔离，P阱中形成有第二浅沟槽隔离，第一浅沟槽隔离和第二浅沟槽隔离之间的P阱中形成有第一P+掺杂区，第一浅沟槽隔旁侧的N阱中形成有第一N+掺杂区，第二浅沟槽隔离另一侧的P阱中形成有第二N+掺杂区，第二N+掺杂区上形成有并列的第一电极和阻挡层，第一P+掺杂区上形成有第二电极，第一N+掺杂区上形成有第三电极；其中，在源漏区离子注入工艺前沉积平坦层，接着进行源漏区离子注入，然后沉积金属硅化物阻挡层并进行阻挡层刻蚀，最后形成所述第一电极～第三电极。
其中，所述平坦层是采用原子层沉积制造的氮化硅薄膜，所述氮化硅薄膜厚度是10埃-30埃，比如10埃、15埃、20埃、25埃或30埃。
所述第一浅沟槽隔和第二浅沟槽隔尺寸不同，也可以相同。所述第一电极是发射极，所述第二电极是基极，所述第三电极是集电极。
如图5所示，本发明提供一种CMOS集成工艺BJT制造方法，包括以下步骤：
S01，进行浅沟槽隔离制作，形成器件有源区；
S02，有源区进行阱离子注入形成N型阱和P型阱；
S03，在N型阱和P型阱上制造平坦层；
S04，源漏区离子注入形成晶体管发射区、基区和集电区；
S05，在发射区、基区和集电区上沉积金属硅化物阻挡层并利用金属硅化物层光罩进行光刻和刻蚀；
S06，制作双极结型晶体管发射极、基极和集电极；
S07，制作金属前介质、通孔、金属插塞和金属层完成器件。
S08，进行WAT测试。
参考图4所示各层之间关系，形成BJT结构，图4中未显示平坦层。
其中，执行S03时，采用原子层沉积ALD Dep工艺沉积10埃～30埃，比如10埃、15埃、20埃、25埃或30埃的氮化硅薄膜SiN作为平坦层。
其中，执行S04时，注入N型离子形成N型重掺杂区作为晶体管发射区和集电区，注入P型离子形成P型重掺杂区作为晶体管基区.
其中，执行S05时，采用金属硅化物作为阻挡层薄膜SAB。相应的也可以采用氧化物作为阻挡层薄膜SAB。
其中，执行S06时，采用金属硅化物沉积工艺制造晶体管电极。
以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (14)
1.一种CMOS集成工艺BJT结构，包括：硅衬底上并列排布的P阱和N阱，P阱和N阱临界处形成有第一浅沟槽隔离，P阱中形成有第二浅沟槽隔离，第一浅沟槽隔离和第二浅沟槽隔离之间的P阱中形成有第一P+掺杂区，第一浅沟槽隔旁侧的N阱中形成有第一N+掺杂区，第二浅沟槽隔离另一侧的P阱中形成有第二N+掺杂区，第二N+掺杂区上形成有并列的第一电极和金属硅化物阻挡层，第一P+掺杂区上形成有第二电极，第一N+掺杂区上形成有第三电极，其特征在于：在源漏区离子注入工艺前沉积平坦层，再进行源漏区离子注入，然后沉积金属硅化物阻挡层并进行金属硅化物阻挡层刻蚀，最后形成所述第一电极～第三电极。
2.如权利要求1所述的CMOS集成工艺BJT结构，其特征在于：所述平坦层是氮化硅薄膜。
3.如权利要求2所述的CMOS集成工艺BJT结构，其特征在于：所述平坦层厚度是10埃-30埃。
4.如权利要求3所述的CMOS集成工艺BJT结构，其特征在于：所述平坦层采用原子层沉积制造。
5.如权利要求1所述的CMOS集成工艺BJT结构，其特征在于：所述第一浅沟槽隔和第二浅沟槽隔尺寸不同。
6.如权利要求1所述的CMOS集成工艺BJT结构，其特征在于：所述第一电极是发射极，所述第二电极是基极，所述第三电极是集电极。
7.一种CMOS集成工艺BJT制造方法，其特征在于，包括以下步骤：
S01，进行浅沟槽隔离制作，形成器件有源区；
S02，进行阱离子注入形成N型阱和P型阱；
S03，制造平坦层；
S04，源漏区离子注入形成晶体管发射区、基区和集电区；
S05，沉积金属硅化物阻挡层并进行金属硅化物阻挡层光刻和刻蚀；
S06，制作双极结型晶体管发射极、基极和集电极；
S07，制作金属前介质、通孔、金属插塞和金属层完成器件。
8.如权利要求7所述的CMOS集成工艺BJT制造方法，其特征在于，还包括：
S08，进行WAT测试。
9.如权利要求7所述的CMOS集成工艺BJT制造方法，其特征在于：执行S03时，采用原子层沉积(ALD Dep)工艺沉积制造平坦层。
10.如权利要求9所述的CMOS集成工艺BJT制造方法，其特征在于：执行S03时，采用原子层沉积(ALD Dep)工艺沉积氮化硅薄膜(SiN)作为平坦层。
11.如权利要求10所述的CMOS集成工艺BJT制造方法，其特征在于：执行S03时，采用原子层沉积(ALD Dep)工艺沉积10～30埃的氮化硅薄膜(SiN)作为平坦层。
12.如权利要求7所述的CMOS集成工艺BJT制造方法，其特征在于：执行S04之后，注入N型离子形成N型重掺杂区作为晶体管发射区和集电区，注入P型离子形成P型重掺杂区作为晶体管基区。
13.如权利要求7所述的CMOS集成工艺BJT制造方法，其特征在于：执行S05时，采用金属硅化物作为阻挡层薄膜(SAB)并进行金属阻挡层光刻和刻蚀。
14.如权利要求12所述的CMOS集成工艺BJT制造方法，其特征在于：执行S06时，采用金属硅化物沉积工艺制造晶体管电极。
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