CN1331209C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1331209C
CN1331209C CNB2003801030199A CN200380103019A CN1331209C CN 1331209 C CN1331209 C CN 1331209C CN B2003801030199 A CNB2003801030199 A CN B2003801030199A CN 200380103019 A CN200380103019 A CN 200380103019A CN 1331209 C CN1331209 C CN 1331209C
Authority
CN
China
Prior art keywords
groove
region
type surface
trap
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2003801030199A
Other languages
English (en)
Other versions
CN1711634A (zh
Inventor
R·罗维斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1711634A publication Critical patent/CN1711634A/zh
Application granted granted Critical
Publication of CN1331209C publication Critical patent/CN1331209C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体器件具有用于使用被场氧化物(32)填充的沟槽(30)的沟道终止区和沟道停止区环(18)，该沟道停止区环沿着沟槽(3)的外边缘(36)、在沟槽下面从第一主表面(8)延伸穿过p阱(6)，并延伸经过沟道的内边缘(34)。这种非对称沟道停止区环给能延伸到沟槽(3)的沟道(10)提供有效的终止。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有沟道终止结构的半导体器件以及沟道终止结构的制造方法。
背景技术
常规低压n沟道金属氧化物半导体(nMOS)晶体管的布局如图1和2所示。n+衬底2具有在其顶部生长的n外延层4。p阱6形成在衬底2的第一主表面8上和外延层4上方。在第一主表面8上的沟道区10具有形成在其上的栅极氧化物12。多晶硅栅极16设置在栅极氧化物12上。
如所理解到的，一般情况下，在衬底上提供一个以上的晶体管，因此必须将其中一个晶体管与相邻晶体管隔离。用于此目的的常规结构具有两个元件，即场氧化物14和p型扩散区18形式的重掺杂沟道停止区环。场氧化物14横向地设置在第一主表面8上的沟道区10周围，如从图2清楚看到的。重掺杂p型扩散区8被注入到横向地位于场氧化物周围的第一主表面8中。
N型源和漏扩散区20、22限定源极和漏极。背栅接触24与p阱6接触。
在工作时，电压施加于栅极16和电流流过源和漏扩散区20、22之间的沟道区10。几乎没有电流在场氧化物14下面的区域中流动，因为场氧化物14的厚度比栅极氧化物12更厚，因此这个区域中的阈值电压也很高。
沟道停止区环18防止n沟道将源或漏扩散区20、22连接到其它晶体管中的相同源或漏扩散区。例如，重叠漏区的金属迹线可能具有足够的正偏置，从而超过厚场氧化物部分的阈值电压，因此导致沟道将相邻晶体管连接在一起。在沟道停止区环18中的高掺杂通过大大增加周边区域中的阈值电压而防止了上述现象的发生。
这种结构的一个缺点是不能提供平坦表面。
这篇现有技术电路中存在的另外明显的问题是晶体管的面积很大。特别是，由包括场氧化物14和沟道停止阱18的边缘结构所占据的面积占据了器件面积的大比例。特别是，场氧化物14必须占据大面积，因为常规工艺的设计规则需要大宽度的场氧化物，以便允许在场氧化物的边缘上倾斜，从而允许后来淀积的层中的良好阶梯覆盖，并需要足够的顶部接触面积，以便保证光刻胶条纹足够宽以至于不在刻蚀工艺期间不断开。
因而，引入了浅沟槽隔离(STI)技术。STI包括刻蚀沟槽，然后将沟槽停止区注入到沟槽底部。然后使用淀积的介质层填充沟槽。例如，US6355540限定了一种工艺，其中首先使用氧化物和氮化硅的硬掩模来限定沟槽。然后将沟道停止区注入到沟槽底部。在沟槽的侧壁上形成氮氧化硅层，并且淀积介质层，从而填充沟槽。然后使用化学机械抛光技术除去多余的介质材料。这是用于形成所需沟道停止区的复杂的并且昂贵的工艺方案。
因此仍然需要一种制造半导体器件的方法，从而提供相邻器件之间的隔离以及如此制造的半导体器件。
发明内容
根据本发明，提供一种半导体器件，包括：
具有相对第一和第二主表面的第一导电类型半导体衬底；
与第一主表面相邻限定的半导体元件；
从第一主表面延伸到半导体衬底中的沟槽，它具有面向半导体元件的第一侧面和与半导体元件相反的第二侧面；
填充沟槽的热氧化物；和
从第一侧面到第二侧面、在沟槽下面、在与半导体元件相反的沟槽第二侧面上从第一主表面延伸的第二导电类型沟道停止扩散区。
相应地，在本发明中，用热氧化物再填充沟槽，一般这比淀积的氧化物的质量更高。
在现有技术STI结构中用热氧化物不可能简单填充浅沟槽。如果在具有直接注入在沟槽下面的沟道停止区的沟槽中生长热氧化物，则热氧化将消耗很多用于沟槽停止区的硅和注入掺杂剂。而且，如果掺杂剂是硼，则硼优先分离成氧化物。沟道停止区的剂量将增加，但是这将导致旁边扩散进入元件有源区中的掺杂剂原子的更高浓度，并且这进而导致结泄漏电流的不可接受的增加。为此，现有技术设置采用淀积的氧化物，通常是使用化学汽相淀积(CVD)进行淀积的。这些工艺都比热氧化更昂贵和产生更坏的氧化物。
本发明的方案的另一优点是：沟槽的外侧壁受到相对高掺杂的和有效沟道停止区的保护，而与有源元件相邻的沟槽的侧面上的掺杂浓度具有更低的掺杂浓度，因此有源沟道区不会过多地受到沟道停止区的影响。
根据本发明的沟道停止扩散采取比使用与场氧化物层相邻的沟槽停止扩散区的上述常规方案更小的面积。
该半导体器件使用常规设备很容易制造。优选地，衬底是硅。
应该注意到，在本说明书中，术语“半导体衬底”包括形成在衬底表面上的任何外延层或掺杂区，但是不包括形成在衬底表面的局部区域中的相反导电类型的阱。
本发明特别适合于形成在位于第一导电类型衬底中的第二导电类型阱中的半导体器件。在这些结构中，例如在US6355540中所述的沟槽隔离结构对于任何给定掺杂浓度都具有明显缺陷。实际上，这些现有技术文献没有建议它们适合于这种结构。
首先，现有技术文献中的沟道停止扩散区只形成在沟槽下面，在其中阱型结构是与沟道停止扩散的导电类型相反的导电类型的区域中。因此，如果在沟槽下面使用延伸穿过阱并进入衬底的根据上述现有技术文献的沟道停止区，则衬底中的掺杂剂的效果将趋于抵消掉而不是增强沟道停止扩散区的效果。
其次，沟道停止扩散区的目的是用于防止有杂散电压形成沟道。通过保持使阱与沟道隔开的沟道停止扩散区，主要在与沟道相反的沟槽的相反侧面上，可以实现高掺杂，这有助于实现这个目标。
第三，根据本发明的设置允许半导体元件垂直延伸直到沟槽。这使器件的可使用面积最大化。
此外，沟道停止扩散区的非对称结构允许从沟槽外侧的第一主表面成为高浓度掺杂剂，远离沟道，同时不需要阱中的高浓度掺杂剂，阱中的高浓度掺杂剂将有害地影响半导体元件的性能。
在优选实施例中，沟槽包围该元件。这比替换设置更方便，在替换设置中，沟槽仍然也可以包围例如该元件的三个侧面，并且阱的边缘可以终止于该元件的第四个侧面。
优选地，提供大量半导体元件。因而，与上述元件和沟槽设置一样，可以进一步提供与第一元件相邻的第二元件；第二沟槽围绕第二元件并从第一主表面延伸到半导体衬底中，第二沟槽具有面向第二元件的第一侧面和与第二部件相对的第二侧面；和绝缘体填充第二沟槽；其中沟道停止扩散区在第一和第二沟槽下面、从第一和第二沟槽之间的第一主表面延伸。沟槽和沟道停止扩散区有效地电隔离第一元件与第二元件，并且第一和第二元件之间的沟道停止扩散区的共享使使用面积最小。
半导体元件优选是绝缘栅极场效应晶体管，该晶体管具有在阱中的纵向隔开的源极和漏极注入区，所述阱在源极和漏极注入区之间的第一主表面上限定沟道区。
具有形成在阱中的FET的结构中的关键问题是存在寄生双极晶体管，该寄生双极晶体管的基极是阱，源极和漏极之一形成发射极，衬底形成集电极。在其形成期间场氧化区将掺杂剂从阱中吸取出来，这降低了阱中的掺杂剂浓度。如果阱中的耗尽区贯穿源极或漏极扩散区，则这可能导致寄生双极晶体管的击穿。根据本发明的沟道停止扩散区通过在沟槽下面延伸以便在形成场氧化物期间取代被吸出阱的掺杂剂而帮助防止这个效果，由此对于阱和源极或漏极之间的任何给定电压而减小了耗尽区的尺寸，并减少了这种击穿的风险。
为了作为元件形成绝缘栅极晶体管，可以在第一主表面的沟道区上提供一种栅极氧化物和在栅极氧化物上提供栅极，其中栅极氧化物和栅极跨越从沟道区一侧的沟槽到沟道区另一侧上的沟槽的沟道区，从而沟道区在沟槽之间横向延伸。这允许芯片面积的最大利用率。相反，在使用“鸟嘴”场氧化物层的现有技术方案中，“鸟嘴”的“嘴”指的是阈值电压远离沟道中心缓慢增加，从而不能有效地使用与终止结构相邻的沟道的边缘。
上述源极和漏极注入区构成第一MOS晶体管。也可以形成构成其它MOS晶体管的其它源极和漏极注入区，同样也被沟槽和沟道停止扩散区包围。用于相邻晶体管形成的沟道停止扩散区可以被共享，因此一个扩散区可以形成在两个相邻晶体管的沟槽之间，从而用做两相邻晶体管的沟道停止扩散区。
在另一方案中，提供一种制造半导体器件的方法，包括提供在第一和第二主表面之间延伸的第一导电类型的衬底；
在元件区周围形成沟槽，该沟槽从第一主表面延伸到衬底；
形成填充沟槽的热氧化物；
沿着与元件区相对的沟槽的外边缘但不沿着面向沟道区的沟槽的内边缘注入第二导电类型的掺杂剂；和
使掺杂剂扩散，从而使其在沟槽下面延伸。
这种制造方法容易适应于已有工艺。
该方法优选进一步包括在第一主表面上注入与第一导电类型相反的第二导电类型的阱。在这种情况下，元件可以形成在阱中，并且沟槽可以延伸穿过阱并进入衬底。
注入第二导电类型的掺杂剂的步骤可以通过在沟槽上方形成具有开口的掩模来进行，该开口偏移元件区。然后使用该掩模注入沟槽停止掺杂剂。
使掺杂剂扩散的步骤可以方便地通过使用热处理来进行。这种热处理步骤可能在任何情况下都需要，因此使掺杂剂扩散的步骤通常不会给工艺增加步骤。
用于沟道停止扩散区的掩模可以使用减速步进机技术来形成，从而可以制造极小的器件。
附图说明
为了更好地理解本发明，下面参照附图只通过举例来介绍现有技术结构和本发明的实施例，其中：
图1表示现有技术晶体管结构的剖面侧视图；
图2是图1的现有技术结构的顶视图；
图3是根据本发明的晶体管结构的第一实施例的剖面侧视图；
图4、5和6是表示制造图3的半导体器件中的各个阶段的剖面侧视图；
图7是表示由根据图1和3的器件所占据的相对面积的对比顶视图；和
图8表示具有两个晶体管的本发明的第二实施例。
具体实施方式
图3表示根据本发明的横向nMOS场效应晶体管。n+硅衬底2上的n外延层4具有在第一主表面8处形成在其中的p阱6。第一主表面8处的沟道区10具有形成在其上的栅极氧化物12，并且多晶硅栅极16形成在栅极氧化物上。沟槽30设置在沟道区10的任一侧上，并用热氧化物32填充。沟道停止扩散区18形成为从第一主表面8向下延伸到背离沟道区10的沟槽30的外边缘36。扩散区18在沟槽30下面延伸直到沟槽30的内边缘34为止。应该注意的是，多晶硅栅极16与沟槽30的内边缘34重叠。钝化层38设置在这些元件之上，从而完成该器件。图3还示出了设置在p阱6的横向边缘上的场氧化层14。
下面参照图4-6介绍这种结构的制造。首先，在n+衬底2上生长n外延层4。然后，将p阱注入区40注入到外延层4顶部的第一主表面8中。然后通过在如图4所示的结构中进行刻蚀而形成沟槽30。在该例中，沟槽的深度为2μm，其跨度为1μm。然后进行热场氧化，在第一主表面8上以及沟槽30内形成热氧化物(场氧化物)50。场氧化步骤使p阱注入区40扩散，从而在p阱6中限定掺杂轮廓，如通过对比图4和5所确定的。然后进行平面化刻蚀，以便除去第一主表面8上的场氧化物50，留下沟槽30内的热氧化物32，以及p阱6外部周围的场氧化物14。
接着，在第一主表面8上淀积抗蚀剂60，并使用减速步进机进行构图，从而留下与沟槽30对准但稍微向外偏移沟槽30的开口62，如图6所示。开口62设置在沟槽30的外边缘36上，即，背离沟道区10的边缘，但是不延伸直到面向沟道区10的内边缘34。然后通过抗蚀剂60中的开口62注入硼64，从而提供沟道停止扩散区。硼是以1×1014到1×1015原子每平方厘米的剂量注入的。在后来的热处理期间，注入的硼64扩散经过并在沟槽的内边缘34下面的沟槽30的底部下面，从而扩散区在被多晶硅栅极16覆盖的区域下延伸很短的距离，如图3所示。这种侧向扩散取代了在场氧化工艺期间从p阱6吸出的硼。
图7表示在图7a中被图1和2的现有技术器件占据的面积，以及图7b中被根据本发明的器件占据的相同规模的面积。应该注意到，新的器件占据了非常小的面积。这部分地是因为由热氧化物32和沟道停止区环18形成的边缘终止结构所需的小尺寸，这受到了多晶硅栅极16和由此的沟道10可以竖直向上延伸到沟槽30这一事实的帮助。实际上，多晶硅栅极16与沟槽30的内边缘34重叠，如前面的图3所示。
上述图只表示了一个晶体管。但是，应该理解，实际上可以在p阱6中形成很多晶体管。图8表示就示出了这一点，即形成多个晶体管80，每个晶体管具有被沟槽30环绕的源极和漏极扩散区20、22，并具有设置在沟槽30下面和其外侧上的沟道停止区。应该注意到，在相邻沟槽30之间的区域84中，单一扩散区18用做相邻晶体管80的沟道停止区18。尽管图8表示了两个晶体管，实际上可以有很多晶体管。
在使用时，沟槽30中的热氧化物32和沟道停止区环18的组合形成了设置在p阱6中的n型晶体管的有效隔离。
应该注意的是，扩散区18在沟槽30的内边缘34下面延伸，并且这取代了在场氧化期间从这个区域中的p阱6吸出的硼。这减少了寄生场效应晶体管的击穿几率，该寄生场效应晶体管具有其基极p阱6、其发射极源极或漏极扩散区20、22以及其集电极衬底2和外延层4。沟槽停止扩散区需要增加在与沟槽相邻的p阱6基区中的硼掺杂。在热氧化工艺期间，P阱扩散区中的硼部分地隔离成场氧化物。硼的这种损失使P阱扩散区中的电阻增加，其是寄生垂直双极晶体管的基极。非常重要的是，例如，如果高的dV/dt施加于其集电极-基极结，则这个双极晶体管永不导通，否则会对该器件产生永久的损伤。沟道停止扩散区延伸到硼耗尽P阱区中，并有效地减小了寄生双极晶体管的局部基极电阻和增益。
沟道停止注入区可以使用抗蚀剂的构图层而被掩蔽，其可以使用标准光刻技术很容易地限定，而不需要其它特殊的掩蔽设备或材料。沟道停止扩散区不到达有源沟道区中硅的表面，因此避免了引入元件的局部阈值电压和有效沟道宽度的任何变化。这就保证了用在电流镜和比较器电路中的元件，如nMOS晶体管的良好匹配。
从阅读了上述公开了解到，其他变化和修改形式对于本领域技术人员来说是很容易的。这些变化和修改形式可包括在半导体器件的设计、制造和使用中已知并且可附加地或代替其中所述的特征来使用的等效和其他特征。尽管本身请中已经限定了权利要求为这些特征的特殊组合，但是应该理解到，本公开的范围还包括这里明确地或暗示地公开的任何新特征或特征的任何新组合或其概括，不管它是否减轻了本发明所解决的任何或全部技术问题。因此申请人注意到在实施本申请或从其得到的任何其它申请期间，新权利要求可以限定为任何这种特征和/或这些特征的组合。
尽管前面已经参照p阱中的n沟道器件进行了说明，但是本领域技术人员很容易意识到相同技术可以用于n阱中的p型晶体管，并且实际上可用于直接形成在衬底中的p或n沟道器件。此外，紧凑终止阶段可以适用于用在cMOS和其他电路中的很多其他类型的元件，而不只是晶体管，包括pMOS晶体管、扩散“n”型晶体管、扩散“p”型晶体管、在体硅中的二极管、pn和pnp双极晶体管以及电容器。根据形成的元件类型，本领域技术人员将认识到沟道停止区环必须使用适当的掺杂剂类型。例如，横向pMOS晶体管可以采用n掺杂剂如磷代替上述p掺杂剂，用于沟道停止区。

Claims (10)

1、一种半导体器件，包括：
具有相对的第一(8)和第二主表面的第一导电类型的半导体衬底；
与第一主表面相邻而限定的半导体元件(80)；
从第一主表面延伸到半导体衬底中的沟槽(30)，所述沟槽具有面向半导体元件的内侧(34)和与半导体元件相对的外侧(36)；
填充沟槽(30)的热氧化物(32)；和
第二导电类型的沟道停止扩散区(18)，它从沟槽(30)的外侧(36)上的第一主表面(8)延伸，并进一步在沟槽下面从沟槽的外侧(36)延伸到内侧(34)。
2、根据权利要求1的半导体器件，还包括注入到半导体衬底的第一主表面(8)中的与第一导电类型相反的第二导电类型的阱(6)；其中沟槽(30)从第一主表面(8)延伸穿过阱(6)进入衬底中。
3、根据权利要求2的半导体器件，其中半导体元件(80)是第一晶体管，该半导体器件还包括：
与第一晶体管相邻的第二晶体管；
在第二晶体管周围的第二沟槽，它从第一主表面(8)延伸到半导体衬底中，具有面向第二晶体管的内侧和与第二晶体管相对的外侧；和
填充第二沟槽的热氧化物(32)；
其中沟道停止扩散区(18)在第一和第二沟槽每一个的下面、在第一和第二沟槽之间从第一主表面(8)延伸。
4、根据前述任一权利要求的半导体器件，其中半导体元件(80)是绝缘栅场效应晶体管，它具有在阱中的纵向隔开的源极(20)和漏极(22)注入区，限定了源极(20)和漏极(22)注入区之间的第一主表面(8)处的沟道区(10)。
5、根据权利要求4的半导体器件，还包括在第一主表面的沟道区(10)上的栅极氧化物(12)和在栅极氧化物上的栅极(16)，其中栅极氧化物(12)和栅极(16)从沟道区(10)一侧上的沟槽(30)到沟道区(10)另一侧上的沟槽(30)而跨越沟道区(10)，该沟道区(10)在沟槽(30)之间横向延伸。
6、一种制造半导体器件的方法，包括：
提供在第一(8)和第二主表面之间延伸的第一导电类型的衬底；
在元件区周围形成沟槽(30)，该沟槽从第一主表面经过元件区延伸到衬底中；
形成填充沟槽的热氧化物(32)；
沿着沟槽(30)并从沟槽(30)的中心远离元件区而向外偏移来注入第二导电类型的掺杂剂(64)；和
使掺杂剂(64)扩散，从而使掺杂剂(64)在沟槽(30)的下面延伸。
7、根据权利要求6的方法，还包括在第一主表面(8)处注入与第一导电类型相反的第二导电类型的阱(6)；
其中元件区形成在阱(6)中，并且沟槽(30)从第一主表面(8)延伸穿过阱(6)到达衬底。
8、根据权利要求6或7的方法，其中注入第二导电类型的掺杂剂的步骤是通过如下进行的：在沟槽(30)上方形成具有开口(62)的掩模(60)，该开口偏移离开元件区，然后通过该掩模注入沟道停止掺杂剂。
9、根据权利要求6或7的方法，其中使用减速步进机对掩模(60)进行构图，从而形成开口。
10、根据权利要求6或7的方法，还包括如下步骤：
在元件区中形成纵向隔开的源极(20)和漏极(22)扩散区，在源极(20)和漏极(22)扩散区之间限定了沟道区(10)；
至少在沟道区(10)上淀积栅极氧化物层(12)；
在栅极氧化物层(12)上淀积栅极(16)，该栅极跨越沟道区(10)横向延伸，并在栅极的每个端部具有沟槽(30)。
CNB2003801030199A 2002-11-12 2003-10-30 半导体器件及其制造方法 Expired - Fee Related CN1331209C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0226402.6 2002-11-12
GBGB0226402.6A GB0226402D0 (en) 2002-11-12 2002-11-12 Semiconductor device channel termination

Publications (2)

Publication Number Publication Date
CN1711634A CN1711634A (zh) 2005-12-21
CN1331209C true CN1331209C (zh) 2007-08-08

Family

ID=9947690

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2003801030199A Expired - Fee Related CN1331209C (zh) 2002-11-12 2003-10-30 半导体器件及其制造方法

Country Status (8)

Country Link
US (2) US7425752B2 (zh)
EP (1) EP1563533A1 (zh)
JP (1) JP2006505943A (zh)
KR (1) KR20050072483A (zh)
CN (1) CN1331209C (zh)
AU (1) AU2003274501A1 (zh)
GB (1) GB0226402D0 (zh)
WO (1) WO2004044977A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8816443B2 (en) * 2001-10-12 2014-08-26 Quantum Semiconductor Llc Method of fabricating heterojunction photodiodes with CMOS
GB2388898B (en) * 2002-04-02 2005-10-05 Inverness Medical Ltd Integrated sample testing meter
KR100657130B1 (ko) * 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US8536659B2 (en) * 2009-07-30 2013-09-17 Polar Seminconductor, Inc. Semiconductor device with integrated channel stop and body contact
JP2011049500A (ja) * 2009-08-28 2011-03-10 Sharp Corp 半導体装置の製造方法
US9818742B2 (en) * 2012-05-11 2017-11-14 Polar Semiconductor, Llc Semiconductor device isolation using an aligned diffusion and polysilicon field plate
JP2014116342A (ja) * 2012-12-06 2014-06-26 Toshiba Corp 半導体装置の製造方法
KR102301778B1 (ko) * 2014-08-28 2021-09-13 삼성전자주식회사 이미지 센서, 및 상기 이미지 센서의 픽셀
CN111244181B (zh) * 2020-01-19 2022-05-17 深圳市昭矽微电子科技有限公司 金属氧化物半导体场效应晶体管及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59204252A (ja) * 1983-05-06 1984-11-19 Matsushita Electronics Corp 半導体集積回路の製造方法
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58171832A (ja) * 1982-03-31 1983-10-08 Toshiba Corp 半導体装置の製造方法
US4729006A (en) * 1986-03-17 1988-03-01 International Business Machines Corporation Sidewall spacers for CMOS circuit stress relief/isolation and method for making
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
KR100242466B1 (ko) * 1996-06-27 2000-02-01 김영환 채널스탑이온주입에 따른 좁은폭효과 방지를 위한 소자분리 구조를 갖는 반도체장치 및 그 제조방법
US6096612A (en) * 1998-04-30 2000-08-01 Texas Instruments Incorporated Increased effective transistor width using double sidewall spacers
US6355540B2 (en) * 1998-07-27 2002-03-12 Acer Semicondutor Manufacturing Inc. Stress-free shallow trench isolation
US6144086A (en) * 1999-04-30 2000-11-07 International Business Machines Corporation Structure for improved latch-up using dual depth STI with impurity implant
KR100340925B1 (ko) * 2000-11-04 2002-06-20 오길록 고주파용 전력소자 및 그의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59204252A (ja) * 1983-05-06 1984-11-19 Matsushita Electronics Corp 半導体集積回路の製造方法
US5801082A (en) * 1997-08-18 1998-09-01 Vanguard International Semiconductor Corporation Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits

Also Published As

Publication number Publication date
US7425752B2 (en) 2008-09-16
AU2003274501A1 (en) 2004-06-03
CN1711634A (zh) 2005-12-21
JP2006505943A (ja) 2006-02-16
US20060071294A1 (en) 2006-04-06
GB0226402D0 (en) 2002-12-18
EP1563533A1 (en) 2005-08-17
KR20050072483A (ko) 2005-07-11
US7829420B2 (en) 2010-11-09
US20090209077A1 (en) 2009-08-20
WO2004044977A1 (en) 2004-05-27

Similar Documents

Publication Publication Date Title
US10224411B2 (en) Lateral PNP bipolar transistor with narrow trench emitter
US8916951B2 (en) Lateral PNP bipolar transistor formed with multiple epitaxial layers
US9640635B2 (en) Reliability in mergeable semiconductor devices
KR101145558B1 (ko) 비대칭 헤테로―도핑된 고―전압ｍｏｓｆｅｔ（ａｈ２ｍｏｓ）
US7821099B2 (en) Structure for low capacitance ESD robust diodes
US7781842B2 (en) Semiconductor device and method for producing it
CN100552919C (zh) 半导体器件及其结构的制作方法
US9893164B2 (en) Bipolar transistor device fabrication methods
US9064952B2 (en) Semiconductor device
CN106887452A (zh) 在半导体装置中的自调式隔离偏置
TWI570839B (zh) 用於cmos積體電路的緊密保護環結構
CN105789311B (zh) 横向扩散场效应晶体管及其制造方法
US7829420B2 (en) Method of forming a channel termination region using a trench and a channel stopper ring
CN105931983A (zh) 用于高压器件的低成本的掩膜还原方法及器件
CN102088029B (zh) SiGe BiCMOS工艺中的PNP双极晶体管
KR101393962B1 (ko) 고전압 반대 주입을 갖춘 전력 트랜지스터
JP5399650B2 (ja) 半導体装置
CN105679831A (zh) 横向扩散场效应晶体管及其制造方法
CN102842608A (zh) 绝缘栅双极晶体管及制作方法
JPH06349850A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20071012

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20071012

Address after: Holland Ian Deho Finn

Patentee after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Patentee before: Koninklijke Philips Electronics N.V.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070808

Termination date: 20101030