JPS59204252A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS59204252A JPS59204252A JP7959283A JP7959283A JPS59204252A JP S59204252 A JPS59204252 A JP S59204252A JP 7959283 A JP7959283 A JP 7959283A JP 7959283 A JP7959283 A JP 7959283A JP S59204252 A JPS59204252 A JP S59204252A
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- Japan
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- recess
- film
- substrate
- integrated circuit
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の製造方法、特に半導体集積
回路の素子間分離方法に関するものである。
回路の素子間分離方法に関するものである。
従来例の構成とその問題点
半導体集積回路における高密度化は集積回路技術の中で
も大きなテーマの一つであり、これを実現するために多
くの努力か払われている。この一つの方向−二、素子間
分離に必要な面積を少なくし高密度化を図ろうとする技
術指向である。
も大きなテーマの一つであり、これを実現するために多
くの努力か払われている。この一つの方向−二、素子間
分離に必要な面積を少なくし高密度化を図ろうとする技
術指向である。
ところで、このＬＯＧ：Ｏ３法は横方向酸化の為に、分
肉１（領域がマスク寸法の２倍程度必要となる。例えば
、３μｍルールを用いて分離すれは、約６μｍの分離領
域が必要となる。この結果、高密度化を阻害してし甘う
。
肉１（領域がマスク寸法の２倍程度必要となる。例えば
、３μｍルールを用いて分離すれは、約６μｍの分離領
域が必要となる。この結果、高密度化を阻害してし甘う
。
発明の目的
不発ｔｊＪＩは、ｉ）ｉ記欠点に鑑み、テザインルール
たけで分離領域を決定することのできる新しい半導体集
積回路の製造方法を提供するものである８発明の構成 この目的を達成するために本発明の半導体集積回路の製
ぶ゛、力沃は、半導体基板の表＋イｉｉを選択的＋／（
ｍ蝕刻［−で四部４−・形成する工程と、前記四部の底
面を除く面を非晶質ｊ摸で覆う工程と、前記四部にエビ
タギシャル成長を行う工程とを含み、半導体集積回路の
素子間分離に必要な面積を少くすることができる。
たけで分離領域を決定することのできる新しい半導体集
積回路の製造方法を提供するものである８発明の構成 この目的を達成するために本発明の半導体集積回路の製
ぶ゛、力沃は、半導体基板の表＋イｉｉを選択的＋／（
ｍ蝕刻［−で四部４−・形成する工程と、前記四部の底
面を除く面を非晶質ｊ摸で覆う工程と、前記四部にエビ
タギシャル成長を行う工程とを含み、半導体集積回路の
素子間分離に必要な面積を少くすることができる。
実施例の説明
以下に実施例を用いて本゛発明の詳細について〕！もべ
ろ。
ろ。
第１図に本発明に係る実施例の製造フローチャートを示
す。
す。
まず、１００面を崩し、比抵抗１ΩｃｍのＰ型シリコン
基板表面に約５０００への酸化膜を形成する。レジスタ
３を塗布し、フォトリングラフイーを用いて素子の形成
される部分のパターニングを行なう（第１図ａ）。酸化
膜２をエツチングした後、シリコン基板１に異方性エツ
チング（例えば反応性イ万ンエノチング）を約３μｍ行
ない凹部を形成する。（第１図ｂ）。次に、シリコン基
板１上から、Ｎイオンをドーズ量１Ｘ１０．加速電圧５
０ ＫｅＶで注入し、底面に窒化けい素膜４を形成する
。この状態で側面に熱酸化膜５を約５ｏ○〇八成長させ
る。このとき、底面に形成された窒化けい素膜４は、酸
化防止膜として働く（関１図Ｃ）。
基板表面に約５０００への酸化膜を形成する。レジスタ
３を塗布し、フォトリングラフイーを用いて素子の形成
される部分のパターニングを行なう（第１図ａ）。酸化
膜２をエツチングした後、シリコン基板１に異方性エツ
チング（例えば反応性イ万ンエノチング）を約３μｍ行
ない凹部を形成する。（第１図ｂ）。次に、シリコン基
板１上から、Ｎイオンをドーズ量１Ｘ１０．加速電圧５
０ ＫｅＶで注入し、底面に窒化けい素膜４を形成する
。この状態で側面に熱酸化膜５を約５ｏ○〇八成長させ
る。このとき、底面に形成された窒化けい素膜４は、酸
化防止膜として働く（関１図Ｃ）。
窒化けい素膜４を熱リン酸によって除去し、シリコン基
板１の表面を清浄にした後、ボロンを表面濃度ｌＸ１０
”程度になるように拡散し、チャンネルストッパー６を
形成する（第１図ｄ）。
板１の表面を清浄にした後、ボロンを表面濃度ｌＸ１０
”程度になるように拡散し、チャンネルストッパー６を
形成する（第１図ｄ）。
次に、シリコンのエピタキシャル成長を必要な濃度の不
純物をドープして、凹部が埋め込まれ表向が平Ｊ」（な
る寸で行なう（第１図ｅ）２、このとき１１■記四部以
外は酸化膜２でおおわれているので、エピタキシャル層
７は前記凹部のみに選択成長する。エピタキシャル層７
の表面カ酸化シＩＪコノ膜２の表面と同じ高さになる寸
で成長を行なう。次いで熱酸化膜８を約５０００人成長
させエピタキシャル成長層７の側面に生じる界面欠陥層
を酸化する（第１図ｆ）。最後に酸化膜８を除去すると
酸化膜５が埋め込まれたシリコン基板１がｆｌ）らノＬ
る（第１図ｑ）。そしてこの酸化膜５が朱子間分離領域
として用いられる。
純物をドープして、凹部が埋め込まれ表向が平Ｊ」（な
る寸で行なう（第１図ｅ）２、このとき１１■記四部以
外は酸化膜２でおおわれているので、エピタキシャル層
７は前記凹部のみに選択成長する。エピタキシャル層７
の表面カ酸化シＩＪコノ膜２の表面と同じ高さになる寸
で成長を行なう。次いで熱酸化膜８を約５０００人成長
させエピタキシャル成長層７の側面に生じる界面欠陥層
を酸化する（第１図ｆ）。最後に酸化膜８を除去すると
酸化膜５が埋め込まれたシリコン基板１がｆｌ）らノＬ
る（第１図ｑ）。そしてこの酸化膜５が朱子間分離領域
として用いられる。
第２図に１、第２図９の基板を用いて製作したＭＯＳＦ
ＥＴの構造を示す図である。９，１０はぞれそれＡｓ
イオンを注入して形成したノース領域、ドレイン領域
、１１はゲート酸化膜１２を介して形成されたポリシリ
コンゲート電極である。
ＥＴの構造を示す図である。９，１０はぞれそれＡｓ
イオンを注入して形成したノース領域、ドレイン領域
、１１はゲート酸化膜１２を介して形成されたポリシリ
コンゲート電極である。
このＭＯＳＦＥＴの分離領域（酸化膜）５は、シリコン
基板１の深さ方向に形成されている−ので、横方向寸法
としては酸化膜５の厚さだけしが必要としない。したが
って、半導体集積回路を高集積化することができる。
基板１の深さ方向に形成されている−ので、横方向寸法
としては酸化膜５の厚さだけしが必要としない。したが
って、半導体集積回路を高集積化することができる。
発明の効果
本発明によれば、従来の選択酸化法（ＬＯＣ；Ｏ３）に
比して、半導体集積回路全体の集積度は一段と向上し、
その工業的価値は極めて高い。
比して、半導体集積回路全体の集積度は一段と向上し、
その工業的価値は極めて高い。
第１図ａ −ｑは、本発明の製造方法の工程ｔｌＪｉ而
図、面２図に１５、本発明を用いて製作したＭＯＳＦＥ
Ｔの構造を示す断面図である。 １・・・・・・シリコン基板、４・・・・・窒化けい素
膜、５・・・・・熱酸化膜、６・・・・・・ヂャンネル
ス！・ソバ−１７・・・・・・エピタキシャル成長層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図
図、面２図に１５、本発明を用いて製作したＭＯＳＦＥ
Ｔの構造を示す断面図である。 １・・・・・・シリコン基板、４・・・・・窒化けい素
膜、５・・・・・熱酸化膜、６・・・・・・ヂャンネル
ス！・ソバ−１７・・・・・・エピタキシャル成長層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１図
Claims (1)
- 半導体基板の表面を選択的に蝕刻して凹部を形成する工
程と、前記凹部の底面を除く面を非晶質膜で覆う工程と
、前記凹部に半導体層をエピタキンヤル成長させる工程
とを含む半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7959283A JPS59204252A (ja) | 1983-05-06 | 1983-05-06 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7959283A JPS59204252A (ja) | 1983-05-06 | 1983-05-06 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59204252A true JPS59204252A (ja) | 1984-11-19 |
Family
ID=13694263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7959283A Pending JPS59204252A (ja) | 1983-05-06 | 1983-05-06 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59204252A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5108946A (en) * | 1989-05-19 | 1992-04-28 | Motorola, Inc. | Method of forming planar isolation regions |
| US5384280A (en) * | 1991-07-01 | 1995-01-24 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device isolated by a trench |
| JPH08160403A (ja) * | 1994-12-07 | 1996-06-21 | Internatl Business Mach Corp <Ibm> | 液晶表示装置及びその製造方法並びに画像形成方法 |
| WO2004044977A1 (en) * | 2002-11-12 | 2004-05-27 | Koninklijke Philips Electronics N.V. | Semiconductor device channel termination |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683046A (en) * | 1979-12-11 | 1981-07-07 | Seiko Instr & Electronics Ltd | Manufacture of integrated circuit |
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
-
1983
- 1983-05-06 JP JP7959283A patent/JPS59204252A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5683046A (en) * | 1979-12-11 | 1981-07-07 | Seiko Instr & Electronics Ltd | Manufacture of integrated circuit |
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
| JPS5835966A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 相補ｍｉｓトランジスタの製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0282551A (ja) * | 1988-09-19 | 1990-03-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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| WO2004044977A1 (en) * | 2002-11-12 | 2004-05-27 | Koninklijke Philips Electronics N.V. | Semiconductor device channel termination |
| CN1331209C (zh) * | 2002-11-12 | 2007-08-08 | 皇家飞利浦电子股份有限公司 | 半导体器件及其制造方法 |
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