JPS6231153A - Mis型半導体集積回路の製造方法 - Google Patents
Mis型半導体集積回路の製造方法Info
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- JPS6231153A JPS6231153A JP60171517A JP17151785A JPS6231153A JP S6231153 A JPS6231153 A JP S6231153A JP 60171517 A JP60171517 A JP 60171517A JP 17151785 A JP17151785 A JP 17151785A JP S6231153 A JPS6231153 A JP S6231153A
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- Japan
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- groove
- film
- integrated circuit
- epitaxial layer
- forming
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度でラフテアツブの生じ難いコンプリメン
タIJ −M I S型半導体集積回路の製造方法に関
する。 ゛ 従来の技術 従来、高密度でラッテアップの生じ難いCMOfSの製
造方法としてツインウェル方式が提案されている。
タIJ −M I S型半導体集積回路の製造方法に関
する。 ゛ 従来の技術 従来、高密度でラッテアップの生じ難いCMOfSの製
造方法としてツインウェル方式が提案されている。
その製造方法を第3図に示す。
P形シリコン基板1のPチャンネルトランジスタ形成領
域にヒソの選択拡散により拡散深さ0.5〜2μmのn
形埋込領域2を形成する。そして厚さ約2μm、比抵
抗6Ω−1のP形エピタキシャル層3を形成する(第3
図ム)。
域にヒソの選択拡散により拡散深さ0.5〜2μmのn
形埋込領域2を形成する。そして厚さ約2μm、比抵
抗6Ω−1のP形エピタキシャル層3を形成する(第3
図ム)。
次に分離形成領域のエピタキシャル層3を除去しτ溝4
を形成する(第3図B)。
を形成する(第3図B)。
次に溝4を埋めるだめのSi02膜5をcvn法で形成
する(第3図G)。
する(第3図G)。
次に表面にホトレジスト膜を塗布して表面を平坦にした
後、表面のホトレジスト膜と5ioz膜5とのエツチン
グ速度が同じになるようなエツチング条件を選び、溝4
にのみ5i02膜5が残るようにする(第3図D)。
後、表面のホトレジスト膜と5ioz膜5とのエツチン
グ速度が同じになるようなエツチング条件を選び、溝4
にのみ5i02膜5が残るようにする(第3図D)。
次にPチャンネルトランジスタ形成領域にリンを注入し
て1100’C中で熱処理する。そうすると、リンが拡
散されて約5×1o15/cdの不純物を含んだnウェ
ル領域6が形成される。同時にn++込領域2のヒソが
エピタキシャル層3中に拡散してn+形持ち上り領域了
が形成される(第3図E)。
て1100’C中で熱処理する。そうすると、リンが拡
散されて約5×1o15/cdの不純物を含んだnウェ
ル領域6が形成される。同時にn++込領域2のヒソが
エピタキシャル層3中に拡散してn+形持ち上り領域了
が形成される(第3図E)。
次に、ゲート酸化膜8.ゲート電極9を形成し、P形エ
ピタキシャル層3にはn+形ソース・ドレイン領域10
、nウェル領域4に戸形ンース・ドレイン領域11を形
成してそれぞれnチャンネル形MOSトランジスタ、P
チャンネル形MOSトランジスタを形成する。
ピタキシャル層3にはn+形ソース・ドレイン領域10
、nウェル領域4に戸形ンース・ドレイン領域11を形
成してそれぞれnチャンネル形MOSトランジスタ、P
チャンネル形MOSトランジスタを形成する。
発明が解決しようとする問題点
上記工程では素子間分離工程はエピタキシャル層形成後
、分離形成領域に溝を形成し、溝を絶縁体で埋める工程
が複雑である。また、nウェル形成のための熱処理の際
、n 埋込領域2のアンチモンがエピタキシャル層中に
拡散してn+形領領域7形成されるので戸領域11とn
+形領領域7接しないように厚いエピタキシギル層が必
要となる。そのために深い分離用溝が必要となるので高
い歩留のLSIを得るのが困難である。
、分離形成領域に溝を形成し、溝を絶縁体で埋める工程
が複雑である。また、nウェル形成のための熱処理の際
、n 埋込領域2のアンチモンがエピタキシャル層中に
拡散してn+形領領域7形成されるので戸領域11とn
+形領領域7接しないように厚いエピタキシギル層が必
要となる。そのために深い分離用溝が必要となるので高
い歩留のLSIを得るのが困難である。
問題点を解決するための手段
上記問題点を解決する本発明の技術的手段は、一導電形
半導体基板の所定の領域に溝を形成し、溝の側面に絶縁
膜を形成し、選択エピタキシャル法により反対導電形の
エピタキシャル層を形成し℃前記溝を埋める。そして前
記一導電形半導体基板および前記エピタキシャル層の所
定の領域にp−n接合を形成しτソース1ドレイン領域
を形成する。
半導体基板の所定の領域に溝を形成し、溝の側面に絶縁
膜を形成し、選択エピタキシャル法により反対導電形の
エピタキシャル層を形成し℃前記溝を埋める。そして前
記一導電形半導体基板および前記エピタキシャル層の所
定の領域にp−n接合を形成しτソース1ドレイン領域
を形成する。
作用
この技術的手段による作用は次のようになる。
すなわち、工程数を多くすることなく、分離幅の狭い高
密度の、ラッチアップの生じ難いコンプリメンタリ−M
IS型半導体集積回路を得ることができる。
密度の、ラッチアップの生じ難いコンプリメンタリ−M
IS型半導体集積回路を得ることができる。
実施例
〔実施例1〕
以下、本発明の第一の実施例としてCMO3型集積画集
積回路する方法を第1図にもとづいて説明する。
積回路する方法を第1図にもとづいて説明する。
まずP形5Ω−ロシリコン基板2o上に厚さ0.1μm
ノSiO2膜21.厚さ0.12 μmのSi3N4膜
22を形成する。そして、ホトリソ技術を用いてPチャ
ンネルMOSトランジスタ形成領域のSi 5Nを膜2
2,5i02膜21を除去し、さらにシリコン基板2o
をエツチングして深さ約1.5μmの溝23を形成する
。そして前記基板を酸化雰囲気中で熱処理し、厚さ0.
1〜0.3μm SiO□膜24膜厚40.1〜0.2
μmのSi3N4 膜25を形成した後、異方性エッチ
技術により溝23の側面にのみSiO2膜24 、5i
5N4 膜25を残す(第1図A)。
ノSiO2膜21.厚さ0.12 μmのSi3N4膜
22を形成する。そして、ホトリソ技術を用いてPチャ
ンネルMOSトランジスタ形成領域のSi 5Nを膜2
2,5i02膜21を除去し、さらにシリコン基板2o
をエツチングして深さ約1.5μmの溝23を形成する
。そして前記基板を酸化雰囲気中で熱処理し、厚さ0.
1〜0.3μm SiO□膜24膜厚40.1〜0.2
μmのSi3N4 膜25を形成した後、異方性エッチ
技術により溝23の側面にのみSiO2膜24 、5i
5N4 膜25を残す(第1図A)。
次に、SiH4とHCeの混合ガスもしくは5iH2C
e2とHCe の混合ガスを用いてエピタキシャル成長
させると、Si gN 4膜22上にはシリコン膜が成
長せず、溝23の底部の単結晶領域上には単結晶のエピ
タキシャル膜が成長する。そこでヒソもしくはアンチモ
ンを5〜10 /C11含んだn+形エピタキシャル層
26を約0.6μm形成し、さらに約6X10 /、
4の不純物を含んだn形エピタキシャル層27を形成し
て溝23を埋める(第1図B)。
e2とHCe の混合ガスを用いてエピタキシャル成長
させると、Si gN 4膜22上にはシリコン膜が成
長せず、溝23の底部の単結晶領域上には単結晶のエピ
タキシャル膜が成長する。そこでヒソもしくはアンチモ
ンを5〜10 /C11含んだn+形エピタキシャル層
26を約0.6μm形成し、さらに約6X10 /、
4の不純物を含んだn形エピタキシャル層27を形成し
て溝23を埋める(第1図B)。
次に5i5N4 膜22 、5i02膜21を除去した
後、通常のMOSプロセスを用いてゲート酸化膜28、
ゲート電極29.nチャンネルMO3のソース・ドレイ
ン領域30.PチャンネルMOSトランジスタのソース
・ドレイン領域31を形成する(第1図C)。
後、通常のMOSプロセスを用いてゲート酸化膜28、
ゲート電極29.nチャンネルMO3のソース・ドレイ
ン領域30.PチャンネルMOSトランジスタのソース
・ドレイン領域31を形成する(第1図C)。
〔実施例2〕
本発明の画工の実施例について第2図にもとづいて説明
する。
する。
第1図Aに示す工程で溝23を形成した後シリコンエツ
チング時のマスク材32をマスクとして溝23の底面K
、1〜10×1o1410nc/cdのヒソを注入し、
1形領域33を形成する(第2同人)。
チング時のマスク材32をマスクとして溝23の底面K
、1〜10×1o1410nc/cdのヒソを注入し、
1形領域33を形成する(第2同人)。
次に前記基板を加熱し℃イオン注入したヒソを深く拡散
して、拡散深さ約O,Sμmのn+形埋込領域34を形
成する。その後は第一の実施例の場合と同じように溝2
3の側面にSiO2膜24゜S工3N4 膜25を形
成した後n形約2Ω−mのエピタキシャル層35を形成
する(第2図B)。
して、拡散深さ約O,Sμmのn+形埋込領域34を形
成する。その後は第一の実施例の場合と同じように溝2
3の側面にSiO2膜24゜S工3N4 膜25を形
成した後n形約2Ω−mのエピタキシャル層35を形成
する(第2図B)。
発明の効果
本発明によれば、n形エピタキシャル層下にn+形領領
域あるし、Pチャンネル、nチャンネルMO8)ランジ
スタの境界は絶縁膜で囲まれているためにラッテアップ
が生じ難い構造になっている。
域あるし、Pチャンネル、nチャンネルMO8)ランジ
スタの境界は絶縁膜で囲まれているためにラッテアップ
が生じ難い構造になっている。
また、溝を一旦形成した抜溝に絶縁物を埋めるという従
来のような複雑な工程が不要となったし、分離の幅を小
さくできるので高歩留で高密度のLSIを得ることがで
きる。
来のような複雑な工程が不要となったし、分離の幅を小
さくできるので高歩留で高密度のLSIを得ることがで
きる。
第1図は本発明の第一の実施例におけるCMO8型集積
画集積回路方法を示す工程図、第2図は本発明の第二の
実施例の製造方法を示す工程図、第3図は従来のCMO
8型集積画集積回路方法を示す工程図である。 20・・・・・・P形基板、21.24・・・・・・5
i02膜、22.25・・・・・・Si 5N 4膜、
23・・・・・・溝、26・・・・・・n+形エピタキ
シャル層、27・・・・・・n形エピタキシャル層、3
4・・・・・・n+形埋込領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名?9
−−−ゲートを苓1 32−一一工・7+ンヂマスク 34−−−n’sLも 3□ ′”−“°°“″″ 第 3 図 第3図
画集積回路方法を示す工程図、第2図は本発明の第二の
実施例の製造方法を示す工程図、第3図は従来のCMO
8型集積画集積回路方法を示す工程図である。 20・・・・・・P形基板、21.24・・・・・・5
i02膜、22.25・・・・・・Si 5N 4膜、
23・・・・・・溝、26・・・・・・n+形エピタキ
シャル層、27・・・・・・n形エピタキシャル層、3
4・・・・・・n+形埋込領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名?9
−−−ゲートを苓1 32−一一工・7+ンヂマスク 34−−−n’sLも 3□ ′”−“°°“″″ 第 3 図 第3図
Claims (3)
- (1)一導電形半導体基板上に酸化阻止用の第1の絶縁
膜を形成する工程と、所定の領域の前記第1の絶縁膜お
よび半導体基板を除去して溝を形成する工程と、前記溝
の側面に第2の絶縁膜を形成する工程と、前記溝の底部
から反対導電形のエピタキシャル層を形成し、前記溝を
埋める工程と、前記一導電形半導体基板およびエピタキ
シャル層の所定の領域にp−n接合を形成してソース・
ドレイン領域を形成すると共にゲート領域を形成する工
程を有してなるMIS型半導体集積回路の製造方法。 - (2)エピタキシャル層を低比抵抗、高比抵抗の順に形
成する特許請求の範囲第1項記載のMIS型半導体集積
回路の製造方法。 - (3)溝の底部に高濃度反対導電形形成用不純物を導入
した後、前記溝の底部から反対導電形のエピタキシャル
層を形成する特許請求の範囲第1項記載のMIS型半導
体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171517A JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Mis型半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60171517A JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Mis型半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6231153A true JPS6231153A (ja) | 1987-02-10 |
Family
ID=15924583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60171517A Pending JPS6231153A (ja) | 1985-08-02 | 1985-08-02 | Mis型半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6231153A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0316150A (ja) * | 1988-05-20 | 1991-01-24 | Samsung Electron Co Ltd | 半導体素子の製造方法 |
JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規tnf―ペプチド |
KR100613285B1 (ko) | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그 반도체 소자 |
-
1985
- 1985-08-02 JP JP60171517A patent/JPS6231153A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0316150A (ja) * | 1988-05-20 | 1991-01-24 | Samsung Electron Co Ltd | 半導体素子の製造方法 |
JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規tnf―ペプチド |
KR100613285B1 (ko) | 2004-12-23 | 2006-08-21 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 및 그 반도체 소자 |
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