JPH0427706B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、半導体集積回路の集積度を向上させ
る改良された分離領域ならびにゲート領域を形成
せしめる静電誘導トランジスタ集積回路の製造方
法に関する。 半導体集積回路では共通基板上に多くのトラン
ジスタ等の回路素子を形成するが、このときこれ
らの各素子同士が相互に電気的な影響を受けない
用に互いに分離絶縁する必要がある。この分離絶
縁する方法には幾つかあるが、その代表的なもの
にLOCOS法（Loca Oxidation of Siicon）
がある。この方法は窒化膜（Si₃N₄膜）をマスク
とした選択酸化による酸化膜分離法で第１図ａ〜
ｄ、及びｅ〜ｇにこの製造工程を示す。第１図に
おいて１０１はシリコン半導体基板を、１０２は
窒化膜（Si₃N₄膜）を、１０３は酸化膜（SiO₂）
をそれぞれ示す。第第１図ａにおいてシリコン基
板上に窒化膜１０２をつけこれをパターニングす
る。第１図ｂはこの窒化膜１０２をマスクとして
シリコンをエツチングしたものを示す。第１図ｃ
は窒化膜１０２をマスクとして選択酸化したもの
を示す。第１図ｄは窒化膜上の酸化膜を沸酸
（HF）で取り、次に窒化膜１０２を燐酸H₃PO₄
でエツチングしたものである。 次に第１図ｅ〜ｇに従来LOCOS法として最も
良く多用されてきた方法を示す。ｅはSi基板１０
１に窒化膜１０２をつけた後マスクでパターニン
グしたものである。ｆはこれを選択酸化したもの
である。ｇは、窒化膜が酸化された酸化膜をHF
によりエツチングし、その後窒化膜をH₃PO₄エ
ツチしたものである。従来プロセスではｅの窒化
膜のエツチングの後ｐ形シリコン基板では、ボロ
ンイオンを例えば100keV〜200keV程度で深さ
0.37μm〜0.65μmを中心に例えばドーズ量10¹²〜
10¹³cm^-2程度打ち込んで仕上り図が第１図ｇにお
いて酸化膜１０３の厚さは例えば0.6〜1.2μm、そ
の下に接してp⁺チヤンネルストツパー領域が形
成された構成になる様に行なわれる。窒化膜の下
には通常100〜300〓程度のパツド酸化膜が設けら
れる。また、SiO₂膜、Si₃N₄膜のエツチングは、
CF₄系のリアクテイブイオンエツチング（RIE）
で除去することもある。このプロセスの問題点と
しては、第２図に示す様なバーズビークがある。
第２図は第１図ｃの酸化分離領域とSi基板の境界
付近の拡大図である。番号１０１〜１０３は第１
図と同じものを示している。実線は理想的な分離
構造を示し、破線は実際の構造を示す。この様に
窒化膜１０２は酸化工程中に端がめくれ上がつて
酸化膜がSiとSi₃N₄の間に入るため、この分だけ
パターンがずれてしまう。このバーズビークの拡
がりはパツドSiO₂膜が厚い程広くなる。 また、酸化分離領域の下端の部分はエツチング
と酸化によつて形成するため断面は円弧状をして
おり、分離酸化膜領域の深さを幅より大きくでき
ないという問題点があつた。即ち分離領域に大き
な面積をとられて集積度が上がらないという欠点
を有していた。 とくに高速動作を指向したバイポーラモード静
電誘導トランジスタ（BSIT）の場合には、ｐ形
Si基板上にｎ形エピタキシヤル層を１〜2μm成長
させている。従つて、各バイポーラモード静電誘
導トランジスタを分離するためには、少なくとも
ｎエピタキシヤル層分だけの分離用SiO₂膜を用
いなければならず、高圧酸化技術などを用いるに
しても、長時間の高温熱酸化工程を必要とし、
SiO₂膜の横方向への拡がりが大きく、分離にか
なりの面積を取られてしまう。また長時間の高温
熱工程が必要なため、不純物の拡散が顕著にな
り、不純物分布のだれの原因にもなつている。 このような欠点を解決する方法の一つとして、
トレンチ・アイソレーシヨンが提案されている。
しかしながら従来のトレンチ・アイソレーシヨン
技術においては幅が狭く、かつ深いエツチングを
行なう必要があり、なおかつ、高温熱処理工程を
必要とする点については何ら解決されていなかつ
た。 一方、BSITでは、ノーマリオフ特性を確実に
実現するために、p⁺ゲート深さを、ゲート・ゲ
ート間隔に略々等しいかそれ以上にしなければな
らない。従つて、例えばp⁺ゲートの深さを1.6μm
にしようとすると、2μmの拡散窓から拡散して
も、両側の1.3〜1.5μm程度拡がるためp⁺ゲート
の広さは4.6〜5μm程度となる。BSITでは、通常
チヤンネルの両側にゲート領域を必要とするか
ら、ゲート・ゲート間隔が例えば1μmのBSITを
作る時に、そのゲートまで含めると10.2〜11μm
程度の広さが必要となつてしまう。 本発明は叙上の欠点を解消するためになされた
ものであつて、分離絶縁物領域の断面構造をほぼ
長方形にでき、さらに分離領域の深さを幅より大
きくとることもでき界面状態も良く、殆んど低温
プロセスであるために微細化に適した絶縁分離領
域を形成する工程を備え、なおかつゲート領域を
低温プロセスで極めて細く形成する工程を備えた
静電誘導トランジスタ集積回路の製造方法を提供
するものである。そのために本発明においては半
導体基板中の分離領域とする予定の箇所にイオン
を注入することによつて非晶質領域を形成せし
め、該非晶質領域が増速エツチングされることを
利用して略々半分の深さ除去し、増速酸化される
ことを利用して残りの非晶質領域を酸化し、絶縁
物分離領域を形成する。さらには半導体基板中の
ゲート領域とする予定の箇所にイオンを注入する
ことによつて他の非晶質領域を形成せしめ、該非
晶質領域において不純物の増速拡散がおこること
を利用してゲート領域を形成する。従つて幅が深
さと略々等しいか狭くなされた絶縁物分離領域お
よびゲート領域を低温プロセスで容易に形成でき
る。 以下図面を参照しながら本発明を説明する。第
３図は本発明の半導体装置の製造方法のうち、分
離領域におけるプロセス例を示す。第３図の中で
２０１はシリコン基板を、２０２は酸化膜を、２
０３は窒化膜を、２０４はフオトレジストを示
す。２０５はSi中にイオン注入することにより生
じたシリコン非晶質領域を示し、２０６はシリコ
ン非晶質領域を酸化することにより生じた酸化膜
領域を示す。 このプロセスは第３図ａでSi基板２０１上にバ
ツフアー層としてのSiO₂層２０２を熱酸化で100
〜300〓程度つけ、その上に窒化膜Si₃N₄を2000
〓程度CVDでつけその上からレジストをパター
ニングし、窒化膜２０３酸化膜２０２をエツチン
グした状態の断面図である。 レジスト２０４をマスクとして第３図ｂではイ
オン注入を行う。このときのイオンは元素として
ヘリウムを用いており加速エネルギーは、
200keV程度から30keV程度まで段階的に変化さ
せ、それぞれ10¹⁶コ／cm²程度の量を注入する。
このときヘリウムイオンの飛程はたとえば
200keV及び50keVでそれぞれ略々2μmと1μmと
なる。そしてこの結果生じた非晶質領域２０５を
1μm程度CC₄、PC₃などのガスを用いた反応
性イオンエツチング（RIE）でエツチしたのが第
３図ｃである。非晶質領域はシリコン基板に比べ
てエツチングレートが大きくとれるので、非晶質
領域の半分程度までエツチングするのは容易であ
る。第３図ｄでは窒化膜をマスクとしてプラズマ
陽極酸化（Ｔ＜600℃）を行つている。しかしこ
のときの酸化速度は単結晶シリコン２０１に比べ
非晶質シリコン２０５は２〜５倍速く酸化され
る。このためｄに示す様なほぼ長方形の断面構造
を持つ酸化膜領域が形成できる。こん後CC₄を
含んだArガス中で約900℃、20分程度のアニール
を行ない、窒化膜、酸化膜をエツチングでとると
ｅの様になる。この様に本発明の半導体装置では
イオン注入を用いて半導体基板の所定の場所に
略々矩形状の非晶質領域を生じさせ、該非晶質領
域を増速エツチングによつて略々半分の深さ除去
し、さらに増速酸化によつて残りの非晶質領域を
酸化することにより、絶縁物分離領域として用い
ている。 非晶質領域を生じさせるための注入イオン元素
の種類について述べる。加速電圧を一定とし注入
ドーズ量を３×10¹³／cm²以下のある一定の量の
ときは一般に質量の大きい方が破壊力は大きい
が、さらに注入量を大きくすると被注入物（この
場合シリコン）の非晶質性は、飽和状態になる。
そしてこの飽和注入量は注入イオンの質量の小さ
い方が大きい。このため加速電圧を一定として注
入ドーズ量を10¹⁶／cm²程度と十分に高くとつた
とき被注入物（シリコン結晶）の破壊度は質量の
小さい方が大きくなる。また注入イオンの進入深
さ、すなわち飛程は質量の小さい方が一般に大き
い。よつて注入イオン元素は水素、ヘリウム、酸
素等がよい。これらの元素の飛程と加速エネルギ
ーとの関係を第４図及び第１表に示す。

【表】 第４図は実線をヘリウム原子核が表わし破線を
水素原子が表わす。第１表はホウ素イオンと酸素
イオンの飛程を加速エネルギー100keV、
200keV、300keV、400keVについてLSS理論を
用いて計算したものである。これから、ヘリウム
原子核は加速エネルギー200keVで、飛程は2μm
になることがわかる。加速電圧200keV程度のイ
オン注入装置は、きわめて一般的に使用されてお
り、200keV程度の加速で2μm程度進入するヘリ
ウムは、不活性元素であることもあつて、大変都
合がよい。 次に第５図には本発明の半導体装置の製造方法
のうち、分離領域にチヤンネルストツパーの入つ
たプロセス例を示す。第５図の中で２０１〜２０
６は、第３図のものと同じである。ただ第３図と
異なるプロセスは第５図のｃである。第３図ｃで
はプラズマエツチングだけであつたが、第５図の
ｃではプラズマエツチングの後に、加速エネルギ
ー約350keVでボロンＢを深さ約1.1μm程度に10¹²
〜10¹³／cm²程度打ち込んでいる。これでチヤン
ネルストツパー用p⁺領域２０８を形成するわけ
である。また、第５図のｃでは酸素イオンを
300keVと100keVで深さをそれぞれ約0.92μmと
0.26μmに10¹⁶／cm²程度打ち非晶質シリコン２０
５のダメージを確実にする。第５図のｄはレジス
トを剥離し、高圧（７Kg／cm²）酸化を1000℃20
分行い深さ約1μmの非晶質シリコン領域を酸化し
たものである。即ち非晶質領域は３倍程度酸化速
度が速いわけである。第５図ｅは窒化膜２０３と
酸化膜２０２をエツチングで除去したものであ
る。これからわかる様に酸化膜分離領域の断面構
造は台形状で幅は表面付近が底面付近より両側に
約4000〓程度ずつ長くなり深さは約2μmというほ
ぼ長方形に近い形状が得られる。またボロン注入
の行なわれたp⁺領域は酸化により十分アニール
されチヤンネルストツパーとしての役割を十分に
果す。 以上の様に酸化分離領域を形成しようとするシ
リコン基板の領域に前もつて水素、ヘリウム、ホ
ウ素、酸素等のイオン注入を高濃度（10¹⁴〜
10¹⁶／cm²）に行ない、その領域を非晶質化させ
る。そしてその非晶質化された領域の略々半分の
深さを増速エツチングにより除去し、さらに残り
の領域を増速酸化することにより酸化膜分離を行
なう。このためこの分離領域はほぼパターンずれ
のないほぼ長方形で深さを幅より大きくとれ、低
温プロセスになるため微細化に適しており界面状
態が比較的よい。以上の理由で本製造工程により
絶縁分離領域は小面積で形成でき高密度、高性能
の集積回路の形成に適したものでありその効果は
大きい。 次に本発明の半導体装置の製造方法を用いてシ
リコン基板にバイポーラモードSIT（BSIT）を集
積化した例を第６図に示す。４０１はｐ基板、４
０２はn⁺埋込み領域、４０３はn^-エピ成長領域、
４０４はBSITのノーマリオフ特性を確実にする
ためのｐ領域で、拡散電圧だけで完全に空乏化し
ている領域、４０５ａ，４０５ｂは本改良された
プロセスにより形成された酸化膜分離領域、４０
６はn⁺ドレインコンタクト領域、４０７はp⁺ゲ
ート領域、４０８はn⁺ソース領域、４０９はP⁺
ポリシリコン膜、４１０はSiO₂膜、４１１はn⁺
ポリシリコン膜、４１２は蒸着アルミ膜、４１３
はプラズマ窒化膜をそれぞれ示す。第６図の製造
プロセスを次に示す。まず１〜10Ω・cm程度のｐ
基板４０１にn⁺埋込み領域４０２をAs拡散で
10¹⁹〜10²⁰cm^-3の密度に深さ0.5〜1μm程度に形成
する。次にn^-エピ成長層を５×10¹³〜５×10¹⁴cm
^−３程度にＰ（燐）を入れ厚さ１〜2μm程度に成長
する。その後第３図に示すのと同じ方法で酸化膜
分離領域４０５ａを形成する。ただし、ヘリウム
加速エネルギーを300keV〜30keVまで段階的に
変えてイオン注入によるダメージ層を深さ２〜
0.2μm程度にわたつて形成する。次に第３図と同
じプロセスで４０５ｂを深さ0.7〜1.7μm程度に形
成する。ドレインコンタクト領域４０６はヘリウ
ムイオン注入を深さ１〜2μm程度にわたつて段階
に10¹⁶cm^-2程度打ちダメージを形成した後に形成
する。即ちＰ（燐）を400keV〜100keVまで、即
ち0.48μm〜0.12μmまでに段階的に10¹⁷cm^-2程度
打つたあと増速拡散を用いて深さ１〜2μmの拡散
を例えば800℃１時間程度の低温プロセスで形成
する。次にp⁺ゲート領域も同様にして形成する。
即ちヘリウムイオンを200keV〜30keVまで段階
的に変えて、10¹⁶cm^-2程度打ち深さ2μm〜0.2μm
程度にわたつてダメージを形成した後、ボロンを
加速エネルギー400keV〜50keVまで深さ1.3μm
〜0.2μmまで段階的に10¹⁷cm^-2程度注入する。そ
してやはり増速拡散を用いて例えば800℃１時間
程度の低温プロセスで深さ0.7〜1.8μm程度まで拡
散する。次にp⁺ポリシリコン層４０９を厚さ
3000〓程度CVDで形成した後マスクでパターン
ニングし、300〓程度の熱酸化及び2000〓程度の
CVDSiO₂層４１０を形成する。さらにソース及
びドレイン領域上のSiO₂層４１０をエツチング
しn⁺ポリシリコンをCVDで形成する。そしてア
ニールを例えば900℃で10分間行ないn⁺ポリシリ
コン中のAsで深さ1000〜2000〓のn⁺ソース領域
４０８の拡散及びn⁺ドレインコンタクト領域と
のコンタクトを行う。n⁺ポリシリコンをパター
ンニングした後p⁺ポリシリコンをゲート電極用
にエツチングで酸化膜４１０を一部除去する。Ａ
Si蒸着を行いＡSi配線４１２をp⁺ポリシリコ
ンゲート、n⁺ポリシリコンソース及びドレイン
に施す。最後にプラズマSi₃N₄膜を400℃以下の
低温でパツシベーシヨン用に、例えば8000〓程度
以上のプラズマ窒化膜を形成する。ｐ領域４０４
の不純物密度は10¹⁵〜５×10¹⁶cm^-2程度でボロン
のイオン注入で実現する。 第６図のように形成されたプレーナBSITは、
分離領域が狭い面積で作られているだけではな
く、p⁺ゲート領域４０７がきわめて細く形成さ
れているため、ゲートの所要面積が非常に小さく
なされている。例えば通常のBSITでは、ゲート
間隔が1μmのデバイスを作る時に、そのゲートま
で含めると10.2〜11μm程度の広さが必要になつ
てしまうのに対し、本発明のBSITでは、広さは
6μm程度におさまることになつて、面積が略々半
分に改善される。拡散窓1μmにすると効果はさら
に顕著である。従来のものでは、8.2〜9μmであ
つたのが本発明のBSITでは4μm程度である。チ
ヤンネル中に、完全に空乏化されたｐ領域４０４
を設けると、p⁺ゲート領域深さは、30〜40％浅
くすることができ、面積縮小にきわめて有効であ
る。以上のプロセスで形成したBSITは、ゲー
ト・ソース間、ゲート・ドレイン間容量が小さ
く、ゲート抵抗、ソース抵抗、ドレイン抵抗等を
小さくでき、ドレイン電流を大きくとれ、高集積
密度であるという特徴を有する。 第６図に示されるBSITを用いて、SITCML、
SITSTL、SITISL、SITDBTL（Diode Bias
Transistor Logic）等の高速性、低電力性が一
段と改善される。 本発明の実施例は、BSITについて述べられて
いるが、半導体ウエハ上に集積回路を構成するト
ランジスタは、BSITに限らず、バイポーラトラ
ンジスタでも、FETでもまたMOSFETでも
MISSITでもよい。LSIを構成するときに幅が狭
くて深い絶縁物分離ならびに拡散層が必要なもの
にはすべて適用できる。 以上の様に本発明の絶縁分離領域およびゲート
領域の製造方法は、高集積密度、高速、低消費電
力な集積回路の製造に適しておりその工業的価値
は高い。

【図面の簡単な説明】

第１図ａ乃至ｇはLOCOS法の製造工程を示す
図、第２図は従来のLOCOS法におけるバーズビ
ークの拡大図、第３図ａ乃至ｅは本発明の半導体
装置の製造方法のうち、分離領域の製造工程例を
示す図、第４図はシリコン基板中に水素イオン及
びヘリウムイオンを注入したときの加速エネルギ
ーと侵入深さの関係を示す図、第５図ａ乃至ｅは
本発明の半導体装置の製造方法のうち、分離領域
の他の製造工程例を示す図、第６図は本発明の半
導体装置製造方法によるBSITの一例を示す図で
ある。

Claims (1)

【特許請求の範囲】
1. １ 半導体ウエハに複数の静電誘導トランジスタ
   を備えた半導体集積回路の製造工程において、前
   記複数の静電誘導トランジスタの分離領域とすべ
   き領域にイオン注入により第１の非晶質領域を形
   成する工程と、前記第１の非晶質領域を増速エツ
   チングにより略々半分の深さ除去する工程と、前
   記第１の非晶質領域の残りの領域を増速酸化する
   ことにより幅が深さと略々等しいかもしくは狭い
   絶縁物分離領域を形成する工程とを含み、かつ、
   前記複数の静電誘導トランジスタ間のゲート領域
   とすべき領域にイオン注入により第２の非晶質領
   域を形成する工程と、前記第２の非晶質領域に不
   純物を増速拡散させることにより幅が深さと略々
   等しいかもしくは狭いゲート領域を形成する工程
   とを含むことを特徴とする半導体集積回路の製造
   方法。