JPH04239777A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04239777A JPH04239777A JP606191A JP606191A JPH04239777A JP H04239777 A JPH04239777 A JP H04239777A JP 606191 A JP606191 A JP 606191A JP 606191 A JP606191 A JP 606191A JP H04239777 A JPH04239777 A JP H04239777A
- Authority
- JP
- Japan
- Prior art keywords
- film
- groove
- ion implantation
- implanted
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 230000003647 oxidation Effects 0.000 claims abstract description 21
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 19
- 239000012535 impurity Substances 0.000 abstract description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 19
- 241000293849 Cordylanthus Species 0.000 abstract description 15
- 230000005855 radiation Effects 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 238000005520 cutting process Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 4
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り，素子間分離膜の形成方法に関する。近年，人工衛
星に搭載し，放射線環境下でＭＯＳＦＥＴを使用する時
，酸化シリコン膜に放射線損傷を発生し，素子の信頼性
にとって問題となっている。特に，素子間分離膜は体積
が大きいので発生する損傷も大きく，素子の信頼性にと
って重要な問題となっている。
係り，素子間分離膜の形成方法に関する。近年，人工衛
星に搭載し，放射線環境下でＭＯＳＦＥＴを使用する時
，酸化シリコン膜に放射線損傷を発生し，素子の信頼性
にとって問題となっている。特に，素子間分離膜は体積
が大きいので発生する損傷も大きく，素子の信頼性にと
って重要な問題となっている。
【０００２】図２（ａ）， （ｂ）は放射線の影響を説
明するための図であり，１は半導体基板，９は素子間分
離膜，１１はゲート電極，１２はソース，１３はドレイ
ン，１４はゲート絶縁膜を表す。
明するための図であり，１は半導体基板，９は素子間分
離膜，１１はゲート電極，１２はソース，１３はドレイ
ン，１４はゲート絶縁膜を表す。
【０００３】酸化シリコン（ＳｉＯ２ ）に放射線が入
射すると，ＳｉＯ２ 中に固定正電荷が発生する。その
電荷量はＳｉＯ２ の体積に依存し，体積の大きい素子
間分離膜では特に電荷量が多く問題となる。即ち，素子
間分離膜９下の半導体基板１に負電荷が誘導されて反転
層が形成され，そこがチャネルとなって，ソース１２を
負電位，ドレイン１３を正電位とする時，ゲートがオフ
状態であってもソース・ドレイン間にリーク電流が流れ
る。
射すると，ＳｉＯ２ 中に固定正電荷が発生する。その
電荷量はＳｉＯ２ の体積に依存し，体積の大きい素子
間分離膜では特に電荷量が多く問題となる。即ち，素子
間分離膜９下の半導体基板１に負電荷が誘導されて反転
層が形成され，そこがチャネルとなって，ソース１２を
負電位，ドレイン１３を正電位とする時，ゲートがオフ
状態であってもソース・ドレイン間にリーク電流が流れ
る。
【０００４】その対策の一つとして，半導体基板と同型
の不純物を素子間分離膜９の形成される部分の半導体基
板に注入してから素子間分離膜９を形成する方法がある
。
の不純物を素子間分離膜９の形成される部分の半導体基
板に注入してから素子間分離膜９を形成する方法がある
。
【０００５】
【従来の技術】図３（ａ） 〜（ｃ） は従来例を示す
工程順断面図であり，以下，これらの図参照しながら従
来例を説明する。
工程順断面図であり，以下，これらの図参照しながら従
来例を説明する。
【０００６】図３（ａ） 参照
Ｓｉ基板１に熱酸化膜２を形成し，その上に窒化シリコ
ン膜３を形成する。素子間分離膜を形成する領域の窒化
シリコン膜３をエッチングして除去して溝５を形成した
後，その溝にＳｉ基板１と同型の不純物をイオン注入し
てＳｉ基板１にイオン注入領域６を形成する。
ン膜３を形成する。素子間分離膜を形成する領域の窒化
シリコン膜３をエッチングして除去して溝５を形成した
後，その溝にＳｉ基板１と同型の不純物をイオン注入し
てＳｉ基板１にイオン注入領域６を形成する。
【０００７】図３（ｂ） 参照
窒化シリコン膜３を選択酸化用のマスクにしてＳｉ基板
１を熱酸化し，素子間分離膜９を形成する。熱酸化膜は
窒化シリコン膜３の下まで延びて，いわゆるバーズビー
ク１０が形成される。
１を熱酸化し，素子間分離膜９を形成する。熱酸化膜は
窒化シリコン膜３の下まで延びて，いわゆるバーズビー
ク１０が形成される。
【０００８】図３（ｃ） 参照
このような素子間分離膜９を有するＳｉ基板１にゲート
絶縁膜１４， ゲート電極１１， ソース１２， ドレ
イン１３を形成した状態を示す。
絶縁膜１４， ゲート電極１１， ソース１２， ドレ
イン１３を形成した状態を示す。
【０００９】このような素子に放射線が入射した時，大
部分の素子間分離膜９の下のＳｉ基板１ではイオン注入
領域６の不純物の作用で反転層を生じないが，素子間分
離膜９の端のバーズビーク１０下では不純物がイオン注
入されていないために反転層が生じる。そのため，図２
に示した放射線の影響が残る。
部分の素子間分離膜９の下のＳｉ基板１ではイオン注入
領域６の不純物の作用で反転層を生じないが，素子間分
離膜９の端のバーズビーク１０下では不純物がイオン注
入されていないために反転層が生じる。そのため，図２
に示した放射線の影響が残る。
【００１０】この影響を減少するため，従来，イオン注
入する不純物濃度を高め，熱拡散を十分にして不純物を
バーズビーク１０下まで拡散することが行われている。 しかし，この場合は不純物の濃度分布がブロードになり
，不純物がゲート電極１１下のチャネル領域まで拡散し
，閾値電圧や移動度などの特性を劣化させる。
入する不純物濃度を高め，熱拡散を十分にして不純物を
バーズビーク１０下まで拡散することが行われている。 しかし，この場合は不純物の濃度分布がブロードになり
，不純物がゲート電極１１下のチャネル領域まで拡散し
，閾値電圧や移動度などの特性を劣化させる。
【００１１】また，不純物がソース・ドレインとの接合
部まで高濃度に拡散し，接合耐圧の劣化を生じることが
ある。
部まで高濃度に拡散し，接合耐圧の劣化を生じることが
ある。
【００１２】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，バーズビーク１０が形成される部分にも少量の不
純物をイオン注入し，反転層を生じないようにする素子
間分離膜の形成方法を提供することを目的とする。
鑑み，バーズビーク１０が形成される部分にも少量の不
純物をイオン注入し，反転層を生じないようにする素子
間分離膜の形成方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】図１（ａ） 〜（ｅ）
は実施例を示す工程順断面図である。上記課題は，半導
体基板１上に耐酸化性絶縁膜３を形成し，素子間分離膜
を形成する部分の該耐酸化性絶縁膜３を除去して溝５を
形成し， 該溝５に第１のイオン注入を行い該半導体基
板１に第１のイオン注入領域６を形成する工程と， 該
溝５の側面に耐酸化性の側壁７を形成し，該側壁７の形
成された溝に第２のイオン注入を行い該半導体基板１に
第２のイオン注入領域８を形成する工程と， 該耐酸化
性絶縁膜３と該側壁７をマスクにして該半導体基板１を
選択的に熱酸化して，素子間分離膜９を形成しかつ該素
子間分離膜９下に該第１のイオン注入領域６の一部及び
該第２のイオン注入領域８の一部を残す工程とを有する
半導体装置の製造方法によって解決される。
は実施例を示す工程順断面図である。上記課題は，半導
体基板１上に耐酸化性絶縁膜３を形成し，素子間分離膜
を形成する部分の該耐酸化性絶縁膜３を除去して溝５を
形成し， 該溝５に第１のイオン注入を行い該半導体基
板１に第１のイオン注入領域６を形成する工程と， 該
溝５の側面に耐酸化性の側壁７を形成し，該側壁７の形
成された溝に第２のイオン注入を行い該半導体基板１に
第２のイオン注入領域８を形成する工程と， 該耐酸化
性絶縁膜３と該側壁７をマスクにして該半導体基板１を
選択的に熱酸化して，素子間分離膜９を形成しかつ該素
子間分離膜９下に該第１のイオン注入領域６の一部及び
該第２のイオン注入領域８の一部を残す工程とを有する
半導体装置の製造方法によって解決される。
【００１４】また，前記第２のイオン注入ドーズ量が前
記第１のイオン注入ドーズ量より多い半導体装置の製造
方法によって解決される。また，前記耐酸化性絶縁膜３
にシリコン膜４を積層して形成し，素子間分離膜を形成
する部分の該耐酸化性絶縁膜３及び該シリコン膜４を除
去して溝５を形成する半導体装置の製造方法によって解
決される。
記第１のイオン注入ドーズ量より多い半導体装置の製造
方法によって解決される。また，前記耐酸化性絶縁膜３
にシリコン膜４を積層して形成し，素子間分離膜を形成
する部分の該耐酸化性絶縁膜３及び該シリコン膜４を除
去して溝５を形成する半導体装置の製造方法によって解
決される。
【００１５】
【作用】熱酸化により素子間分離膜９を形成する前に，
バーズビークの発生が見込まれる部分に側壁７を形成し
その下の半導体基板に第１のイオン注入を行っているか
ら，放射線が入射した時の反転層の発生を避けることが
できる。
バーズビークの発生が見込まれる部分に側壁７を形成し
その下の半導体基板に第１のイオン注入を行っているか
ら，放射線が入射した時の反転層の発生を避けることが
できる。
【００１６】素子間分離膜９の下は第１のイオン注入と
第２のイオン注入が重なってい２から，バーズビークの
下より不純物濃度を大きくすることができる。放射線の
影響は素子間分離膜９が厚いほど大きいから，素子間分
離膜の厚さに応じて不純物濃度を調整することができる
。
第２のイオン注入が重なってい２から，バーズビークの
下より不純物濃度を大きくすることができる。放射線の
影響は素子間分離膜９が厚いほど大きいから，素子間分
離膜の厚さに応じて不純物濃度を調整することができる
。
【００１７】さらに，バーズビーク１０の厚さは素子間
分離膜９の厚さよりかなり小さい点を考慮すると，第２
のイオン注入ドーズ量を少なくし，第１のイオン注入ド
ーズ量をより大きくすることが実際的である。
分離膜９の厚さよりかなり小さい点を考慮すると，第２
のイオン注入ドーズ量を少なくし，第１のイオン注入ド
ーズ量をより大きくすることが実際的である。
【００１８】また，耐酸化性絶縁膜３にシリコン膜４を
積層して形成し，素子間分離膜を形成する部分の耐酸化
性絶縁膜３及びシリコン膜４を除去して溝５を形成する
と，溝の深さは耐酸化性絶縁膜３の厚さとシリコン膜４
の厚さの和となり，シリコン膜４を側壁７を形成する際
のエッチングストッパとして用いることにより，シリコ
ン膜４の厚さを調整することにより側壁７の厚さを調整
することが可能となり，側壁７の厚さをバーズビークの
長さを見込んで予め調整することができる。
積層して形成し，素子間分離膜を形成する部分の耐酸化
性絶縁膜３及びシリコン膜４を除去して溝５を形成する
と，溝の深さは耐酸化性絶縁膜３の厚さとシリコン膜４
の厚さの和となり，シリコン膜４を側壁７を形成する際
のエッチングストッパとして用いることにより，シリコ
ン膜４の厚さを調整することにより側壁７の厚さを調整
することが可能となり，側壁７の厚さをバーズビークの
長さを見込んで予め調整することができる。
【００１９】
【実施例】図１（ａ） 〜（ｅ） は実施例を示す工程
順断面図で，以下，これらの図を参照しながら説明する
。
順断面図で，以下，これらの図を参照しながら説明する
。
【００２０】図１（ａ） 参照
半導体基板１としてｐ型のＳｉ基板を用い，ゲート酸化
膜と同程度の厚さの熱酸化膜２を形成する。酸化膜厚は
，例えば２００ Åである。
膜と同程度の厚さの熱酸化膜２を形成する。酸化膜厚は
，例えば２００ Åである。
【００２１】全面にＣＶＤ法により厚さ１５００Åの窒
化シリコン膜３，厚さＴｐ のポリＳｉ膜４をこの順に
形成する。厚さＴｐ は次式により定める。 Ｔｐ ＝Ｔｂ −ＴＮ −ＴＯ −Ｔｅここで，Ｔｂ
は見込まれるバーズビークの長さ，ＴＮ は窒化シリコ
ン膜３の厚さ，ＴＯ は熱酸化膜２の厚さ，Ｔｅ は種
々のエッチング工程によりフィールド酸化膜がエッチン
グされる量である。本実施例ではＴｂ は４０００Å，
Ｔｅ は１０００Åであり，従って，Ｔｐ は１３００
Åとした。
化シリコン膜３，厚さＴｐ のポリＳｉ膜４をこの順に
形成する。厚さＴｐ は次式により定める。 Ｔｐ ＝Ｔｂ −ＴＮ −ＴＯ −Ｔｅここで，Ｔｂ
は見込まれるバーズビークの長さ，ＴＮ は窒化シリコ
ン膜３の厚さ，ＴＯ は熱酸化膜２の厚さ，Ｔｅ は種
々のエッチング工程によりフィールド酸化膜がエッチン
グされる量である。本実施例ではＴｂ は４０００Å，
Ｔｅ は１０００Åであり，従って，Ｔｐ は１３００
Åとした。
【００２２】図１（ｂ） 参照
マスクを用いて素子間分離膜を形成する領域のポリＳｉ
膜４と窒化シリコン膜３をエッチングして除去し，溝５
を形成する。
膜４と窒化シリコン膜３をエッチングして除去し，溝５
を形成する。
【００２３】溝５にチャネルカット用の不純物としてボ
ロン（Ｂ＋ ）をイオン注入し，Ｓｉ基板１に第１のイ
オン注入領域６を形成する。イオン注入条件は，加速電
圧２０ｋｅＶ， ドーズ量３×１０１３ｃｍ−２である
。
ロン（Ｂ＋ ）をイオン注入し，Ｓｉ基板１に第１のイ
オン注入領域６を形成する。イオン注入条件は，加速電
圧２０ｋｅＶ， ドーズ量３×１０１３ｃｍ−２である
。
【００２４】図１（ｃ） 参照
全面に窒化シリコン膜を２０００Å以上の厚さに堆積し
， その窒化シリコン膜を完全異方性エッチング技術に
よりエッチングして溝５の側面に窒化シリコン側壁７を
形成する。ポリＳｉ膜４はエッチングストッパとして作
用する。
， その窒化シリコン膜を完全異方性エッチング技術に
よりエッチングして溝５の側面に窒化シリコン側壁７を
形成する。ポリＳｉ膜４はエッチングストッパとして作
用する。
【００２５】窒化シリコン側壁７の形成さた溝にチャネ
ルカット用の不純物としてＢ＋ をイオン注入し，Ｓｉ
基板１に第２のイオン注入領域８を形成する。イオン注
入条件は，加速電圧３５ ｋｅＶ， ドーズ量１×１０
１４ｃｍ−２である。
ルカット用の不純物としてＢ＋ をイオン注入し，Ｓｉ
基板１に第２のイオン注入領域８を形成する。イオン注
入条件は，加速電圧３５ ｋｅＶ， ドーズ量１×１０
１４ｃｍ−２である。
【００２６】図１（ｄ） 参照
ポリＳｉ膜４を等方性エッチングにより除去した後，窒
化シリコン膜３と窒化シリコン側壁７を選択酸化用のマ
スクにしてＳｉ基板１を熱酸化（フィールド酸化）し，
素子間分離膜９を形成する。熱酸化は９００ ℃のウエ
ット酸素中で行い，４０００〜５０００Åの厚さの素子
間分離膜９を形成する。熱酸化膜は窒化シリコン膜３の
下まで延びて，バーズビーク１０が形成される。
化シリコン膜３と窒化シリコン側壁７を選択酸化用のマ
スクにしてＳｉ基板１を熱酸化（フィールド酸化）し，
素子間分離膜９を形成する。熱酸化は９００ ℃のウエ
ット酸素中で行い，４０００〜５０００Åの厚さの素子
間分離膜９を形成する。熱酸化膜は窒化シリコン膜３の
下まで延びて，バーズビーク１０が形成される。
【００２７】図１（ｅ） 参照
窒化シリコン膜３と窒化シリコン側壁７をエッチングし
て除去した後，素子領域にゲート絶縁膜１４， ゲート
電極１１， ソース１２， ドレイン１３を形成した状
態を示している。
て除去した後，素子領域にゲート絶縁膜１４， ゲート
電極１１， ソース１２， ドレイン１３を形成した状
態を示している。
【００２８】バーズビーク１０下にも不純物（Ｂ＋ ）
が注入されて反転層は発生しない。またこの部分は低
濃度なので，ソース・ドレイン（ｎ＋ ）との接合部で
耐圧劣化を生じることもない。
が注入されて反転層は発生しない。またこの部分は低
濃度なので，ソース・ドレイン（ｎ＋ ）との接合部で
耐圧劣化を生じることもない。
【００２９】第１のイオン注入ドーズ量は５×１０１３
ｃｍ−２以下が望ましく，第２のイオン注入ドーズ量は
６×１０１３〜１×１０１５ｃｍ−２の範囲が望ましい
。
ｃｍ−２以下が望ましく，第２のイオン注入ドーズ量は
６×１０１３〜１×１０１５ｃｍ−２の範囲が望ましい
。
【００３０】
【発明の効果】以上説明したように，本発明によれば，
素子間分離膜下に高濃度の不純物注入層を形成し，その
端のバーズビーク下には低濃度の不純物注入層を形成す
ることにより，反転層の発生を効果的に阻止することが
できる。そのため，耐放射線性に優れた素子が設計変更
を伴うことなく簡便な方法で製作できる。
素子間分離膜下に高濃度の不純物注入層を形成し，その
端のバーズビーク下には低濃度の不純物注入層を形成す
ることにより，反転層の発生を効果的に阻止することが
できる。そのため，耐放射線性に優れた素子が設計変更
を伴うことなく簡便な方法で製作できる。
【００３１】本発明は耐放射線ＭＯＳＦＥＴの形成に顕
著な効果を奏するものである。
著な効果を奏するものである。
【図１】（ａ） 〜（ｅ） は実施例を示す工程順断面
図である。
図である。
【図２】（ａ）， （ｂ）は放射線の影響を説明するた
めの図である。
めの図である。
【図３】（ａ） 〜（ｃ） は従来例を示す工程順断面
図である。
図である。
１は半導体基板であってＳｉ基板
２は絶縁膜であり熱酸化膜であってＳｉＯ２ 膜３は耐
酸化性絶縁膜であってＳｉＮ膜 ４はシリコン膜であってポリＳｉ膜 ５は溝 ６はイオン注入領域であって第１のイオン注入領域７は
側壁であってＳｉＮ側壁 ８はイオン注入領域であって第２のイオン注入領域９は
素子間分離膜 １０はバーズビーク １１はゲート電極 １２はソース １３はドレイン １４はゲート絶縁膜
酸化性絶縁膜であってＳｉＮ膜 ４はシリコン膜であってポリＳｉ膜 ５は溝 ６はイオン注入領域であって第１のイオン注入領域７は
側壁であってＳｉＮ側壁 ８はイオン注入領域であって第２のイオン注入領域９は
素子間分離膜 １０はバーズビーク １１はゲート電極 １２はソース １３はドレイン １４はゲート絶縁膜
Claims (3)
- 【請求項１】 半導体基板（１） 上に耐酸化性絶縁
膜（３） を形成し，素子間分離膜を形成する部分の該
耐酸化性絶縁膜（３） を除去して溝（５） を形成し
， 該溝（５） に第１のイオン注入を行い該半導体基
板（１） に第１のイオン注入領域（６） を形成する
工程と， 該溝（５） の側面に耐酸化性の側壁（７）
を形成し，該側壁（７） の形成された溝に第２のイ
オン注入を行い該半導体基板（１） に第２のイオン注
入領域（８） を形成する工程と， 該耐酸化性絶縁膜
（３） と該側壁（７） をマスクにして該半導体基板
（１） を選択的に熱酸化して，素子間分離膜（９）
を形成しかつ該素子間分離膜（９） 下に該第１のイオ
ン注入領域（６）の一部及び該第２のイオン注入領域（
８） の一部を残す工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第２のイオン注入ドーズ量が前記
第１のイオン注入ドーズ量より多いことを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記耐酸化性絶縁膜（３） にシリコ
ン膜（４） を積層して形成し，素子間分離膜を形成す
る部分の該耐酸化性絶縁膜（３） 及び該シリコン膜（
４） を除去して溝（５） を形成することを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP606191A JPH04239777A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP606191A JPH04239777A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239777A true JPH04239777A (ja) | 1992-08-27 |
Family
ID=11628076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP606191A Withdrawn JPH04239777A (ja) | 1991-01-23 | 1991-01-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
| DE102010052749A1 (de) | 2009-12-04 | 2011-09-29 | Suzuki Motor Corporation | Fahrzeugeigene Werkzeugaufbewahrungsanordnung |
-
1991
- 1991-01-23 JP JP606191A patent/JPH04239777A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0992789A (ja) * | 1995-09-20 | 1997-04-04 | Nec Corp | 半導体装置及びその製造方法 |
| DE102010052749A1 (de) | 2009-12-04 | 2011-09-29 | Suzuki Motor Corporation | Fahrzeugeigene Werkzeugaufbewahrungsanordnung |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5482871A (en) | Method for forming a mesa-isolated SOI transistor having a split-process polysilicon gate | |
| JP3954140B2 (ja) | 半導体装置及びその製造方法 | |
| US6566680B1 (en) | Semiconductor-on-insulator (SOI) tunneling junction transistor | |
| KR0152909B1 (ko) | 반도체장치의 격리구조의 제조방법 | |
| JPH0427706B2 (ja) | ||
| JP2006210699A (ja) | 半導体装置 | |
| US6150219A (en) | Method for fabricating a high bias device | |
| JPH04239777A (ja) | 半導体装置の製造方法 | |
| JPH1041476A (ja) | 半導体装置の製造方法 | |
| KR100281272B1 (ko) | 반도체소자의 소자분리 절연막 형성방법 | |
| JP3063834B2 (ja) | 半導体装置の製造方法 | |
| JP3060948B2 (ja) | 半導体装置の製造方法 | |
| JP3061157B2 (ja) | 半導体素子の形成方法 | |
| JP2707901B2 (ja) | 半導体装置の製造方法 | |
| JPH0637106A (ja) | 半導体製造装置の製造方法 | |
| JPS6384162A (ja) | 半導体装置の製造方法 | |
| CN107403751B (zh) | 局部硅氧化隔离器件的制备方法 | |
| JPH0621047A (ja) | 半導体装置及びその製造方法 | |
| KR0167231B1 (ko) | 반도체장치의 격리방법 | |
| JPH05206455A (ja) | 半導体装置およびその製造方法 | |
| KR20010045623A (ko) | 반도체 장치의 트렌치 소자분리 방법 | |
| KR20030089976A (ko) | 반도체소자의 트랜지스터 형성 방법 | |
| JPH0629531A (ja) | 半導体装置の製造方法 | |
| KR20000004535A (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| JPH11163347A (ja) | 半導体装置とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |