JPH05206455A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05206455A JPH05206455A JP3564992A JP3564992A JPH05206455A JP H05206455 A JPH05206455 A JP H05206455A JP 3564992 A JP3564992 A JP 3564992A JP 3564992 A JP3564992 A JP 3564992A JP H05206455 A JPH05206455 A JP H05206455A
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- oxide film
- nitride film
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Abstract
(57)【要約】
【目的】 チャネル中央下方に位置する壁状埋め込み酸
化膜によってドレインからの空乏層の伸びを抑制し、微
細化とＤＩＢＬ，パンチスルーの抑制の両立を図り、Ｍ
ＯＳＦＥＴの一層の高速化に寄与できる構造および製造
方法を提供する。 【構成】 チャネル中央下方に壁状埋め込み酸化膜２０
を配置することによってＤＩＢＬおよびパンチスルーを
抑制する。ＳＯＩ基板のエッチング，選択エピ成長によ
り、チャネル中央下部に壁状埋め込み酸化膜２０を形成
する。
化膜によってドレインからの空乏層の伸びを抑制し、微
細化とＤＩＢＬ，パンチスルーの抑制の両立を図り、Ｍ
ＯＳＦＥＴの一層の高速化に寄与できる構造および製造
方法を提供する。 【構成】 チャネル中央下方に壁状埋め込み酸化膜２０
を配置することによってＤＩＢＬおよびパンチスルーを
抑制する。ＳＯＩ基板のエッチング，選択エピ成長によ
り、チャネル中央下部に壁状埋め込み酸化膜２０を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴおよびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】シリコンＭＯＳＦＥＴを主要な構成素子
とする高集積なシリコン集積回路においては、微細化と
ともに高速化を進展させるために、スケーリング則を考
慮しながら素子のバランスの取れた縮小を図ってきてい
る。微細化に際してドレイン近傍の電界集中を緩和する
ためにＬＤＤ−ＭＯＳＦＥＴやゲート・ドレインオーバ
ーラップトＬＤＤ−ＭＯＳＦＥＴのように、ドレイン端
の濃度勾配を緩やかにする構造が用いられている。
とする高集積なシリコン集積回路においては、微細化と
ともに高速化を進展させるために、スケーリング則を考
慮しながら素子のバランスの取れた縮小を図ってきてい
る。微細化に際してドレイン近傍の電界集中を緩和する
ためにＬＤＤ−ＭＯＳＦＥＴやゲート・ドレインオーバ
ーラップトＬＤＤ−ＭＯＳＦＥＴのように、ドレイン端
の濃度勾配を緩やかにする構造が用いられている。
【０００３】しかし、これらの構造は、本来のドレイン
端及びソース端よりチャネル側へ、より濃度の薄い第２
のソース・ドレイン領域を形成するため、これらの間隔
が狭くなり、ソース・ドレイン間のパンチスルー耐圧が
下がるという問題点があった。
端及びソース端よりチャネル側へ、より濃度の薄い第２
のソース・ドレイン領域を形成するため、これらの間隔
が狭くなり、ソース・ドレイン間のパンチスルー耐圧が
下がるという問題点があった。
【０００４】この問題点は、上述のようにＬＤＤ−ＭＯ
ＳＦＥＴやゲート・ドレインオーバーラップトＬＤＤ−
ＭＯＳＦＥＴで顕著であるが、旧来のＭＯＳＦＥＴ構造
でも、微細化がさらに進むにつれていずれ問題となるも
のである。
ＳＦＥＴやゲート・ドレインオーバーラップトＬＤＤ−
ＭＯＳＦＥＴで顕著であるが、旧来のＭＯＳＦＥＴ構造
でも、微細化がさらに進むにつれていずれ問題となるも
のである。
【０００５】
【発明が解決しようとする課題】このように、従来のＭ
ＯＳＦＥＴは、微細化に際してソース・ドレイン間のパ
ンチスルーが問題になってきており、ＭＯＳＦＥＴのド
レイン構造に依らない包括的な解決法が要望されてい
る。
ＯＳＦＥＴは、微細化に際してソース・ドレイン間のパ
ンチスルーが問題になってきており、ＭＯＳＦＥＴのド
レイン構造に依らない包括的な解決法が要望されてい
る。
【０００６】本発明の目的は、このような欠点を解消
し、ＭＯＳＦＥＴの一層の高速化のための信頼性確保に
寄与する構造およびその製造方法を提供することにあ
る。
し、ＭＯＳＦＥＴの一層の高速化のための信頼性確保に
寄与する構造およびその製造方法を提供することにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置においては、Ｓｉ基板上に
形成されるＭＯＳＦＥＴであって、絶縁膜領域を有し、
絶縁膜領域は、ソースとドレインとを結ぶ方向内の少な
くとも一個所において、チャネル下部近傍に隣接して形
成され、ドレインからの空乏層の伸びを抑制するもので
ある。
め、本発明による半導体装置においては、Ｓｉ基板上に
形成されるＭＯＳＦＥＴであって、絶縁膜領域を有し、
絶縁膜領域は、ソースとドレインとを結ぶ方向内の少な
くとも一個所において、チャネル下部近傍に隣接して形
成され、ドレインからの空乏層の伸びを抑制するもので
ある。
【０００８】また、本発明による半導体装置の製造方法
においては、絶縁膜の壁状埋込み処理工程と、Ｓｉ基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上にゲート電極膜を形成する工程と、前記ゲート電極膜
をパターニングし、これをマスクとして、セルフアライ
ンに引き続きイオン注入法でソース・ドレイン領域を形
成する工程と、コンタクト窓を形成し、配線金属膜を形
成し、前記配線金属膜をパターニングする工程とを有す
る半導体装置の製造方法であって、前記Ｓｉ基板は、埋
め込み酸化膜及び単結晶シリコン基板よりなるＳＯＩ基
板であり、絶縁膜の壁状埋込み処理工程は、基板上に活
性層保護窒化膜を堆積する工程と、前記ゲート電極膜で
被覆される領域となるべき前記ＳＯＩ基板上の領域を含
む領域を被覆するパターンを用いて前記窒化膜をパター
ニングする工程と、前記窒化膜をマスクとして前記ＳＯ
Ｉ層をエッチングし、引き続き、酸化膜に対して等方性
及び１より十分大きい対Ｓｉ選択比を有するエッチング
を用いて前記埋め込み酸化膜を、前記厚膜酸化膜及び窒
化膜よりなるパターンの左右の中心面に位置する部分の
みを残してエッチングする工程と、スパッタ法を用いて
表面保護酸化膜を堆積し、引き続き、選択エピ成長法を
用いて開口部の堆積面の高さがほぼ前記ＳＯＩ層下面と
等しくなるまでＳｉを堆積し、前記活性層保護窒化膜の
表面に存在する前記表面保護酸化膜を除去する工程と、
選択エピ成長法を用いて堆積面が前記活性層保護窒化膜
の下面より高くなるまでＳｉを堆積する工程と、前記側
壁窒化膜を除去する工程であり、ゲート酸化膜の形成に
先立って行うものである。
においては、絶縁膜の壁状埋込み処理工程と、Ｓｉ基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上にゲート電極膜を形成する工程と、前記ゲート電極膜
をパターニングし、これをマスクとして、セルフアライ
ンに引き続きイオン注入法でソース・ドレイン領域を形
成する工程と、コンタクト窓を形成し、配線金属膜を形
成し、前記配線金属膜をパターニングする工程とを有す
る半導体装置の製造方法であって、前記Ｓｉ基板は、埋
め込み酸化膜及び単結晶シリコン基板よりなるＳＯＩ基
板であり、絶縁膜の壁状埋込み処理工程は、基板上に活
性層保護窒化膜を堆積する工程と、前記ゲート電極膜で
被覆される領域となるべき前記ＳＯＩ基板上の領域を含
む領域を被覆するパターンを用いて前記窒化膜をパター
ニングする工程と、前記窒化膜をマスクとして前記ＳＯ
Ｉ層をエッチングし、引き続き、酸化膜に対して等方性
及び１より十分大きい対Ｓｉ選択比を有するエッチング
を用いて前記埋め込み酸化膜を、前記厚膜酸化膜及び窒
化膜よりなるパターンの左右の中心面に位置する部分の
みを残してエッチングする工程と、スパッタ法を用いて
表面保護酸化膜を堆積し、引き続き、選択エピ成長法を
用いて開口部の堆積面の高さがほぼ前記ＳＯＩ層下面と
等しくなるまでＳｉを堆積し、前記活性層保護窒化膜の
表面に存在する前記表面保護酸化膜を除去する工程と、
選択エピ成長法を用いて堆積面が前記活性層保護窒化膜
の下面より高くなるまでＳｉを堆積する工程と、前記側
壁窒化膜を除去する工程であり、ゲート酸化膜の形成に
先立って行うものである。
【０００９】
【作用】次に、本発明の作用，原理を説明する。まず、
本発明の１構造について説明する。本発明の１構造は、
図２（ｅ）に示すように、ソースとドレインのちょうど
中間の位置のチャネルよりやや下部に他と接触を持たな
い酸化膜２０の領域を有している。
本発明の１構造について説明する。本発明の１構造は、
図２（ｅ）に示すように、ソースとドレインのちょうど
中間の位置のチャネルよりやや下部に他と接触を持たな
い酸化膜２０の領域を有している。
【００１０】この領域の存在により、ドレイン電圧印加
時にドレイン領域から横方向に伸びた空乏層は、その一
部がこの壁状埋め込み酸化膜２０にぶつかることによ
り、よりソース側へ伸びることを阻止される。壁状埋め
込み酸化膜２０の上方に、チャネル反転層領域とこの埋
め込み酸化膜との間の隙間があるが、壁状埋め込み酸化
膜２０の右方で空乏層の伸びが阻止されたために、２次
元効果によりその影響が上部にも伝わり、この領域での
ソース側へのドレイン電圧の影響は著しく減少される。
時にドレイン領域から横方向に伸びた空乏層は、その一
部がこの壁状埋め込み酸化膜２０にぶつかることによ
り、よりソース側へ伸びることを阻止される。壁状埋め
込み酸化膜２０の上方に、チャネル反転層領域とこの埋
め込み酸化膜との間の隙間があるが、壁状埋め込み酸化
膜２０の右方で空乏層の伸びが阻止されたために、２次
元効果によりその影響が上部にも伝わり、この領域での
ソース側へのドレイン電圧の影響は著しく減少される。
【００１１】これは、壁状埋め込み酸化膜２０の下方に
関しても当てはまる傾向である。従って、ＤＩＢＬ（Ｄ
ｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅ
ｒｉｎｇ）特性やパンチスルー特性を大幅に改善するこ
とができ、さらなる微細化を達成することができる。
関しても当てはまる傾向である。従って、ＤＩＢＬ（Ｄ
ｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅ
ｒｉｎｇ）特性やパンチスルー特性を大幅に改善するこ
とができ、さらなる微細化を達成することができる。
【００１２】次に、本発明の製造方法について説明す
る。酸化膜を基板内の限られた領域にのみ埋め込むこと
は、マスクを用いた酸素イオン注入では不可能である。
また、Ｓｉ基板上にパターニングした島状の酸化膜を形
成しておき、これを成長マスクとしてＳｉを選択成長さ
せる方法では、素子の活性領域，取り分けキャリアの輸
送上重要なチャネルの中央に成長時の粒界が入ってしま
い、素子の電流駆動能力を低下させ、かつ、界面準位、
ひいてはホットキャリア劣化などにも悪影響が出る。
る。酸化膜を基板内の限られた領域にのみ埋め込むこと
は、マスクを用いた酸素イオン注入では不可能である。
また、Ｓｉ基板上にパターニングした島状の酸化膜を形
成しておき、これを成長マスクとしてＳｉを選択成長さ
せる方法では、素子の活性領域，取り分けキャリアの輸
送上重要なチャネルの中央に成長時の粒界が入ってしま
い、素子の電流駆動能力を低下させ、かつ、界面準位、
ひいてはホットキャリア劣化などにも悪影響が出る。
【００１３】そこで、Ｓｉ基板のかわりに、ＳＯＩ基板
を用いる。ただし、ＳＯＩ素子を作成するのではなく、
活性領域を保護したうえで周辺より等方性エッチングに
よって、ＳＯＩ埋め込み酸化膜１１を横方向にエッチン
グする（図１（ｂ））。これにより、ソース側及びドレ
イン側からＳＯＩ埋め込み酸化膜１１がチャネル方向に
エッチングされてきて、あらかじめ定められた条件に達
した段階でエッチングを終了することによりチャネルの
下方の中央の部分に壁状の構造の酸化膜領域（壁状埋め
込み酸化膜２０）が残ることとなる。
を用いる。ただし、ＳＯＩ素子を作成するのではなく、
活性領域を保護したうえで周辺より等方性エッチングに
よって、ＳＯＩ埋め込み酸化膜１１を横方向にエッチン
グする（図１（ｂ））。これにより、ソース側及びドレ
イン側からＳＯＩ埋め込み酸化膜１１がチャネル方向に
エッチングされてきて、あらかじめ定められた条件に達
した段階でエッチングを終了することによりチャネルの
下方の中央の部分に壁状の構造の酸化膜領域（壁状埋め
込み酸化膜２０）が残ることとなる。
【００１４】次に、選択エピ成長法を用いて単結晶を成
長させるわけであるが、成長は、Ｓｉが露出している表
面より始まるので、活性層保護窒化膜１３の上面や側面
から成長しないようにするため、及び前記のＳＯＩ埋め
込み酸化膜１１のエッチングの際にエッチングされて寸
法の縮小が生じないようにするために、活性層保護窒化
膜１３は、窒化膜で形成しておく。これにより活性層保
護窒化膜１３の表面からのＳｉ成長は防止できる。
長させるわけであるが、成長は、Ｓｉが露出している表
面より始まるので、活性層保護窒化膜１３の上面や側面
から成長しないようにするため、及び前記のＳＯＩ埋め
込み酸化膜１１のエッチングの際にエッチングされて寸
法の縮小が生じないようにするために、活性層保護窒化
膜１３は、窒化膜で形成しておく。これにより活性層保
護窒化膜１３の表面からのＳｉ成長は防止できる。
【００１５】さらに、ＳＯＩ層１２の側面及びＳｉ基板
１の表面の開口部からの初期のＳｉ成長は、ボイドが形
成されるため好ましくない。そこで、Ｓｉ選択エピ成長
を開始する前にスパッタ法により酸化膜１９をＳＯＩ層
１２の側面及び開口部のＳｉ基板１の表面に堆積する。
その際、活性層保護窒化膜１３の上面及び側面にもスパ
ッタ酸化膜が堆積されるが、Ｓｉ選択エピ成長には影響
がなく問題ない。
１の表面の開口部からの初期のＳｉ成長は、ボイドが形
成されるため好ましくない。そこで、Ｓｉ選択エピ成長
を開始する前にスパッタ法により酸化膜１９をＳＯＩ層
１２の側面及び開口部のＳｉ基板１の表面に堆積する。
その際、活性層保護窒化膜１３の上面及び側面にもスパ
ッタ酸化膜が堆積されるが、Ｓｉ選択エピ成長には影響
がなく問題ない。
【００１６】選択エピ成長は、以前の酸化膜エッチによ
って生じた空孔がほぼ選択エピＳｉで埋まるところで一
旦中断し、ＳＯＩ層１２の側面とエピ成長Ｓｉを接続す
るために、窒化膜１３の表面保護酸化膜１９を除去す
る。このとき、表面保護酸化膜１９のうち、開口部Ｓｉ
基板１の表面を保護していた部分は、成長Ｓｉの下に埋
まってしまうが、素子領域から外れているために影響は
ない。
って生じた空孔がほぼ選択エピＳｉで埋まるところで一
旦中断し、ＳＯＩ層１２の側面とエピ成長Ｓｉを接続す
るために、窒化膜１３の表面保護酸化膜１９を除去す
る。このとき、表面保護酸化膜１９のうち、開口部Ｓｉ
基板１の表面を保護していた部分は、成長Ｓｉの下に埋
まってしまうが、素子領域から外れているために影響は
ない。
【００１７】引き続き、選択エピ成長によってＳｉを堆
積し、堆積面の高さが活性層保護窒化膜１３の下面より
やや高くなるまでＳｉを堆積し（図１（ｃ））、活性層
保護窒化膜１３を除去すると、Ｓｉ基板１の中のチャネ
ル部中央に相当する部分に酸化膜が埋め込まれた構造を
形成することができる。これを用いて、その後の素子形
成工程を行うと、本発明構造のＭＯＳＦＥＴを形成する
ことができる。これが、本発明のＭＯＳＦＥＴ製造方法
の作用である。
積し、堆積面の高さが活性層保護窒化膜１３の下面より
やや高くなるまでＳｉを堆積し（図１（ｃ））、活性層
保護窒化膜１３を除去すると、Ｓｉ基板１の中のチャネ
ル部中央に相当する部分に酸化膜が埋め込まれた構造を
形成することができる。これを用いて、その後の素子形
成工程を行うと、本発明構造のＭＯＳＦＥＴを形成する
ことができる。これが、本発明のＭＯＳＦＥＴ製造方法
の作用である。
【００１８】
【実施例】次に、図を用いて、本発明の構造及びその製
造方法の典型的な一実施例を示す。説明には、簡便のた
め、ｎＭＯＳＦＥＴのみを用いるが、当然、本発明の要
件を満たす限り、ｐＭＯＳＦＥＴにも自然に拡張される
べきものである。
造方法の典型的な一実施例を示す。説明には、簡便のた
め、ｎＭＯＳＦＥＴのみを用いるが、当然、本発明の要
件を満たす限り、ｐＭＯＳＦＥＴにも自然に拡張される
べきものである。
【００１９】本発明では、ｐ形（１００）Ｓｉ基板１
と、膜厚０．２μｍのＳＯＩ埋め込み酸化膜１１及び膜
厚０．１μｍのｐ形（１００）ＳＯＩ層１２よりなる基
板を用いる。尚、素子分離領域形成及びウェル形成工程
は本質的でないので省略する。まず、ＣＶＤ法により膜
厚１５０ｎｍの活性層保護窒化膜１３を堆積し、リソグ
ラフィー及びドライエッチングにより幅１μｍのパター
ニングを活性層保護窒化膜１３に施し、図１（ａ）の構
造を得る。
と、膜厚０．２μｍのＳＯＩ埋め込み酸化膜１１及び膜
厚０．１μｍのｐ形（１００）ＳＯＩ層１２よりなる基
板を用いる。尚、素子分離領域形成及びウェル形成工程
は本質的でないので省略する。まず、ＣＶＤ法により膜
厚１５０ｎｍの活性層保護窒化膜１３を堆積し、リソグ
ラフィー及びドライエッチングにより幅１μｍのパター
ニングを活性層保護窒化膜１３に施し、図１（ａ）の構
造を得る。
【００２０】次に、これをマスクとして、ＣＦ4＋Ｏ2混
合ガスを用いてドライエッチング方によりＳＯＩ層１２
をパターニングし、引き続き、バレル形エッチング装置
又はこれと等価の低自己バイアスのドライエッチング装
置を用い、ＨＦ＋Ｈ2混合ガスを使用してドライエッチ
ングを行い、ＳＯＩ埋め込み酸化膜１１を幅約１００ｎ
ｍを残し、次にスパッタ法により表面保護酸化膜１９を
膜厚約２０ｎｍだけ成長し、図１（ｂ）の構造を得る。
合ガスを用いてドライエッチング方によりＳＯＩ層１２
をパターニングし、引き続き、バレル形エッチング装置
又はこれと等価の低自己バイアスのドライエッチング装
置を用い、ＨＦ＋Ｈ2混合ガスを使用してドライエッチ
ングを行い、ＳＯＩ埋め込み酸化膜１１を幅約１００ｎ
ｍを残し、次にスパッタ法により表面保護酸化膜１９を
膜厚約２０ｎｍだけ成長し、図１（ｂ）の構造を得る。
【００２１】次に、選択エピ成長法を用いて、Ｓｉをエ
ピ成長し、成長膜の開口部における上面がＳＯＩ層１２
の下面とほぼ等しくなるまで堆積し、次にフッ酸による
ウェットエッチング方で窒化膜１３の表面保護酸化膜１
９を除去し、再び選択エピ成長法によりＳｉを上面が活
性層保護窒化膜１３の下面よりやや高くなるまで堆積
し、図１（ｃ）の構造を得る。
ピ成長し、成長膜の開口部における上面がＳＯＩ層１２
の下面とほぼ等しくなるまで堆積し、次にフッ酸による
ウェットエッチング方で窒化膜１３の表面保護酸化膜１
９を除去し、再び選択エピ成長法によりＳｉを上面が活
性層保護窒化膜１３の下面よりやや高くなるまで堆積
し、図１（ｃ）の構造を得る。
【００２２】次にホットリン酸を用いて活性層保護窒化
膜１３を全面除去し、９００℃ドライ酸化法によりゲー
ト酸化膜２を１０ｎｍ形成し、次に、ボロンを加速エネ
ルギー７０ｋｅＶ及び１００ｋｅＶの１×１０13ｃｍ-2
のドーズ量でイオン注入することによってチャネルドー
プを行い、次に、ＣＶＤ法によりポリシリコンを３００
ｎｍ形成し、リソグラフィによりレジストをパターンを
形成し、これをマスクとして、前記ポリシリコンをエッ
チングし、ゲートポリシリコン４を形成し、図２（ｄ）
の構造を得る。
膜１３を全面除去し、９００℃ドライ酸化法によりゲー
ト酸化膜２を１０ｎｍ形成し、次に、ボロンを加速エネ
ルギー７０ｋｅＶ及び１００ｋｅＶの１×１０13ｃｍ-2
のドーズ量でイオン注入することによってチャネルドー
プを行い、次に、ＣＶＤ法によりポリシリコンを３００
ｎｍ形成し、リソグラフィによりレジストをパターンを
形成し、これをマスクとして、前記ポリシリコンをエッ
チングし、ゲートポリシリコン４を形成し、図２（ｄ）
の構造を得る。
【００２３】次に、これをマスクとして、砒素を加速エ
ネルギー５０ｋｅＶ，ドーズ量１×１０15ｃｍ-2でイオ
ン注入し、ソース・ドレイン領域７を形成し、次に層間
絶縁膜８をＣＶＤ法により３００ｎｍ形成し、８５０℃
２０分のＮ2アニールを行うことによって、ソース・ド
レイン領域７の活性化を行い、次に、コンタクト形成工
程，Ａｌ蒸着及びパターニングにより、電極金属膜９を
形成することによって、図２（ｅ）の最終的な素子構造
を得る。
ネルギー５０ｋｅＶ，ドーズ量１×１０15ｃｍ-2でイオ
ン注入し、ソース・ドレイン領域７を形成し、次に層間
絶縁膜８をＣＶＤ法により３００ｎｍ形成し、８５０℃
２０分のＮ2アニールを行うことによって、ソース・ド
レイン領域７の活性化を行い、次に、コンタクト形成工
程，Ａｌ蒸着及びパターニングにより、電極金属膜９を
形成することによって、図２（ｅ）の最終的な素子構造
を得る。
【００２４】
【発明の効果】本発明によれば、Ｓｉ基板１の構造、即
ち、壁状埋め込み酸化膜２０を有することで、バイアス
印加時のドレイン領域からの横方向の空乏層のソース空
乏層までの伸び、従って、これによって生じるＤＩＢＬ
（Ｄｒａｉｎ−ＩｎｄｕｃｅｄＢａｒｒｉｅｒ Ｌｏｗ
ｅｒｉｎｇ）及びソース・ドレイン間のパンチスルー
を、抑制することに極めて大きな効果が発揮されるもの
である。このため、ソース・ドレイン領域７の接合深さ
を従来のＭＯＳＦＥＴよりも厚くできるので、寄生抵抗
低減化により高速化へも非常に有利に働く。
ち、壁状埋め込み酸化膜２０を有することで、バイアス
印加時のドレイン領域からの横方向の空乏層のソース空
乏層までの伸び、従って、これによって生じるＤＩＢＬ
（Ｄｒａｉｎ−ＩｎｄｕｃｅｄＢａｒｒｉｅｒ Ｌｏｗ
ｅｒｉｎｇ）及びソース・ドレイン間のパンチスルー
を、抑制することに極めて大きな効果が発揮されるもの
である。このため、ソース・ドレイン領域７の接合深さ
を従来のＭＯＳＦＥＴよりも厚くできるので、寄生抵抗
低減化により高速化へも非常に有利に働く。
【００２５】また、本発明の製造方法は、このような構
造を形成する際に、デバイス特性上最も重要なチャネル
を含む活性層を完全に保護しており、また、ＳＯＩ層１
２からの下方へエピ成長した部分も活性層として用いる
ことができるため、再成長時の結晶粒界を素子領域の外
に出すことができ、リーク特性上有利に機能する。
造を形成する際に、デバイス特性上最も重要なチャネル
を含む活性層を完全に保護しており、また、ＳＯＩ層１
２からの下方へエピ成長した部分も活性層として用いる
ことができるため、再成長時の結晶粒界を素子領域の外
に出すことができ、リーク特性上有利に機能する。
【図１】（ａ）〜（ｃ）は、本発明のＭＯＳＦＥＴの製
造方法の典型的な一実施例の前段の工程を示す図であ
る。
造方法の典型的な一実施例の前段の工程を示す図であ
る。
【図２】（ｄ）〜（ｅ）は、本発明による製造方法の後
段の工程を示すもので、（ｅ）は本発明の第１のＭＯＳ
ＦＥＴの構造の典型的な一実施例を示す図である。
段の工程を示すもので、（ｅ）は本発明の第１のＭＯＳ
ＦＥＴの構造の典型的な一実施例を示す図である。
１ Ｓｉ基板 ２ ゲート酸化膜 ４ ゲートポリシリコン ７ ソース・ドレイン領域 ８ 層間絶縁膜 ９ 電極金属膜 １１ ＳＯＩ埋め込み酸化膜 １２ ＳＯＩ層 １３ 活性層保護窒化膜 １９ 表面保護酸化膜 ２０ 壁状埋め込み酸化膜
Claims (2)
- 【請求項１】 Ｓｉ基板上に形成されるＭＯＳＦＥＴで
あって、 絶縁膜領域を有し、 絶縁膜領域は、ソースとドレインとを結ぶ方向内の少な
くとも一個所において、チャネル下部近傍に隣接して形
成され、ドレインからの空乏層の伸びを抑制するもので
あることを特徴とする半導体装置。 - 【請求項２】 絶縁膜の壁状埋込み処理工程と、Ｓｉ基
板上にゲート酸化膜を形成する工程と、前記ゲート酸化
膜上にゲート電極膜を形成する工程と、前記ゲート電極
膜をパターニングし、これをマスクとして、セルフアラ
インに引き続きイオン注入法でソース・ドレイン領域を
形成する工程と、コンタクト窓を形成し、配線金属膜を
形成し、前記配線金属膜をパターニングする工程とを有
する半導体装置の製造方法であって、 前記Ｓｉ基板は、埋め込み酸化膜及び単結晶シリコン基
板よりなるＳＯＩ基板であり、 絶縁膜の壁状埋込み処理工程は、 基板上に活性層保護窒化膜を堆積する工程と、 前記ゲート電極膜で被覆される領域となるべき前記ＳＯ
Ｉ基板上の領域を含む領域を被覆するパターンを用いて
前記窒化膜をパターニングする工程と、 前記窒化膜をマスクとして前記ＳＯＩ層をエッチング
し、引き続き、酸化膜に対して等方性及び１より十分大
きい対Ｓｉ選択比を有するエッチングを用いて前記埋め
込み酸化膜を、前記厚膜酸化膜及び窒化膜よりなるパタ
ーンの左右の中心面に位置する部分のみを残してエッチ
ングする工程と、 スパッタ法を用いて表面保護酸化膜を堆積し、引き続
き、選択エピ成長法を用いて開口部の堆積面の高さがほ
ぼ前記ＳＯＩ層下面と等しくなるまでＳｉを堆積し、前
記活性層保護窒化膜の表面に存在する前記表面保護酸化
膜を除去する工程と、 選択エピ成長法を用いて堆積面が前記活性層保護窒化膜
の下面より高くなるまでＳｉを堆積する工程と、 前記側壁窒化膜を除去する工程であり、 ゲート酸化膜の形成に先立って行うものであることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3564992A JPH05206455A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3564992A JPH05206455A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206455A true JPH05206455A (ja) | 1993-08-13 |
Family
ID=12447727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3564992A Pending JPH05206455A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206455A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027942A (ja) * | 2006-07-18 | 2008-02-07 | Oki Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| US7659172B2 (en) | 2005-11-18 | 2010-02-09 | International Business Machines Corporation | Structure and method for reducing miller capacitance in field effect transistors |
| CN106328534A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
-
1992
- 1992-01-27 JP JP3564992A patent/JPH05206455A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7659172B2 (en) | 2005-11-18 | 2010-02-09 | International Business Machines Corporation | Structure and method for reducing miller capacitance in field effect transistors |
| JP2008027942A (ja) * | 2006-07-18 | 2008-02-07 | Oki Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| CN106328534A (zh) * | 2015-07-02 | 2017-01-11 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及其形成方法 |
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