JPH05206455A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH05206455A
JPH05206455A JP3564992A JP3564992A JPH05206455A JP H05206455 A JPH05206455 A JP H05206455A JP 3564992 A JP3564992 A JP 3564992A JP 3564992 A JP3564992 A JP 3564992A JP H05206455 A JPH05206455 A JP H05206455A
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JP
Japan
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film
oxide film
nitride film
substrate
drain
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JP3564992A
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English (en)
Inventor
Hiroshi Matsumoto
比呂志 松本
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Abstract

(57)【要約】 【目的】 チャネル中央下方に位置する壁状埋め込み酸
化膜によってドレインからの空乏層の伸びを抑制し、微
細化とDIBL,パンチスルーの抑制の両立を図り、M
OSFETの一層の高速化に寄与できる構造および製造
方法を提供する。 【構成】 チャネル中央下方に壁状埋め込み酸化膜20
を配置することによってDIBLおよびパンチスルーを
抑制する。SOI基板のエッチング,選択エピ成長によ
り、チャネル中央下部に壁状埋め込み酸化膜20を形成
する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、MOSFETおよびそ
の製造方法に関する。
【0002】
【従来の技術】シリコンMOSFETを主要な構成素子
とする高集積なシリコン集積回路においては、微細化と
ともに高速化を進展させるために、スケーリング則を考
慮しながら素子のバランスの取れた縮小を図ってきてい
る。微細化に際してドレイン近傍の電界集中を緩和する
ためにLDD−MOSFETやゲート・ドレインオーバ
ーラップトLDD−MOSFETのように、ドレイン端
の濃度勾配を緩やかにする構造が用いられている。
【0003】しかし、これらの構造は、本来のドレイン
端及びソース端よりチャネル側へ、より濃度の薄い第2
のソース・ドレイン領域を形成するため、これらの間隔
が狭くなり、ソース・ドレイン間のパンチスルー耐圧が
下がるという問題点があった。
【0004】この問題点は、上述のようにLDD−MO
SFETやゲート・ドレインオーバーラップトLDD−
MOSFETで顕著であるが、旧来のMOSFET構造
でも、微細化がさらに進むにつれていずれ問題となるも
のである。
【0005】
【発明が解決しようとする課題】このように、従来のM
OSFETは、微細化に際してソース・ドレイン間のパ
ンチスルーが問題になってきており、MOSFETのド
レイン構造に依らない包括的な解決法が要望されてい
る。
【0006】本発明の目的は、このような欠点を解消
し、MOSFETの一層の高速化のための信頼性確保に
寄与する構造およびその製造方法を提供することにあ
る。
【0007】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体装置においては、Si基板上に
形成されるMOSFETであって、絶縁膜領域を有し、
絶縁膜領域は、ソースとドレインとを結ぶ方向内の少な
くとも一個所において、チャネル下部近傍に隣接して形
成され、ドレインからの空乏層の伸びを抑制するもので
ある。
【0008】また、本発明による半導体装置の製造方法
においては、絶縁膜の壁状埋込み処理工程と、Si基板
上にゲート酸化膜を形成する工程と、前記ゲート酸化膜
上にゲート電極膜を形成する工程と、前記ゲート電極膜
をパターニングし、これをマスクとして、セルフアライ
ンに引き続きイオン注入法でソース・ドレイン領域を形
成する工程と、コンタクト窓を形成し、配線金属膜を形
成し、前記配線金属膜をパターニングする工程とを有す
る半導体装置の製造方法であって、前記Si基板は、埋
め込み酸化膜及び単結晶シリコン基板よりなるSOI基
板であり、絶縁膜の壁状埋込み処理工程は、基板上に活
性層保護窒化膜を堆積する工程と、前記ゲート電極膜で
被覆される領域となるべき前記SOI基板上の領域を含
む領域を被覆するパターンを用いて前記窒化膜をパター
ニングする工程と、前記窒化膜をマスクとして前記SO
I層をエッチングし、引き続き、酸化膜に対して等方性
及び1より十分大きい対Si選択比を有するエッチング
を用いて前記埋め込み酸化膜を、前記厚膜酸化膜及び窒
化膜よりなるパターンの左右の中心面に位置する部分の
みを残してエッチングする工程と、スパッタ法を用いて
表面保護酸化膜を堆積し、引き続き、選択エピ成長法を
用いて開口部の堆積面の高さがほぼ前記SOI層下面と
等しくなるまでSiを堆積し、前記活性層保護窒化膜の
表面に存在する前記表面保護酸化膜を除去する工程と、
選択エピ成長法を用いて堆積面が前記活性層保護窒化膜
の下面より高くなるまでSiを堆積する工程と、前記側
壁窒化膜を除去する工程であり、ゲート酸化膜の形成に
先立って行うものである。
【0009】
【作用】次に、本発明の作用,原理を説明する。まず、
本発明の1構造について説明する。本発明の1構造は、
図2(e)に示すように、ソースとドレインのちょうど
中間の位置のチャネルよりやや下部に他と接触を持たな
い酸化膜20の領域を有している。
【0010】この領域の存在により、ドレイン電圧印加
時にドレイン領域から横方向に伸びた空乏層は、その一
部がこの壁状埋め込み酸化膜20にぶつかることによ
り、よりソース側へ伸びることを阻止される。壁状埋め
込み酸化膜20の上方に、チャネル反転層領域とこの埋
め込み酸化膜との間の隙間があるが、壁状埋め込み酸化
膜20の右方で空乏層の伸びが阻止されたために、2次
元効果によりその影響が上部にも伝わり、この領域での
ソース側へのドレイン電圧の影響は著しく減少される。
【0011】これは、壁状埋め込み酸化膜20の下方に
関しても当てはまる傾向である。従って、DIBL(D
rain−Induced Barrier Lowe
ring)特性やパンチスルー特性を大幅に改善するこ
とができ、さらなる微細化を達成することができる。
【0012】次に、本発明の製造方法について説明す
る。酸化膜を基板内の限られた領域にのみ埋め込むこと
は、マスクを用いた酸素イオン注入では不可能である。
また、Si基板上にパターニングした島状の酸化膜を形
成しておき、これを成長マスクとしてSiを選択成長さ
せる方法では、素子の活性領域,取り分けキャリアの輸
送上重要なチャネルの中央に成長時の粒界が入ってしま
い、素子の電流駆動能力を低下させ、かつ、界面準位、
ひいてはホットキャリア劣化などにも悪影響が出る。
【0013】そこで、Si基板のかわりに、SOI基板
を用いる。ただし、SOI素子を作成するのではなく、
活性領域を保護したうえで周辺より等方性エッチングに
よって、SOI埋め込み酸化膜11を横方向にエッチン
グする(図1(b))。これにより、ソース側及びドレ
イン側からSOI埋め込み酸化膜11がチャネル方向に
エッチングされてきて、あらかじめ定められた条件に達
した段階でエッチングを終了することによりチャネルの
下方の中央の部分に壁状の構造の酸化膜領域(壁状埋め
込み酸化膜20)が残ることとなる。
【0014】次に、選択エピ成長法を用いて単結晶を成
長させるわけであるが、成長は、Siが露出している表
面より始まるので、活性層保護窒化膜13の上面や側面
から成長しないようにするため、及び前記のSOI埋め
込み酸化膜11のエッチングの際にエッチングされて寸
法の縮小が生じないようにするために、活性層保護窒化
膜13は、窒化膜で形成しておく。これにより活性層保
護窒化膜13の表面からのSi成長は防止できる。
【0015】さらに、SOI層12の側面及びSi基板
1の表面の開口部からの初期のSi成長は、ボイドが形
成されるため好ましくない。そこで、Si選択エピ成長
を開始する前にスパッタ法により酸化膜19をSOI層
12の側面及び開口部のSi基板1の表面に堆積する。
その際、活性層保護窒化膜13の上面及び側面にもスパ
ッタ酸化膜が堆積されるが、Si選択エピ成長には影響
がなく問題ない。
【0016】選択エピ成長は、以前の酸化膜エッチによ
って生じた空孔がほぼ選択エピSiで埋まるところで一
旦中断し、SOI層12の側面とエピ成長Siを接続す
るために、窒化膜13の表面保護酸化膜19を除去す
る。このとき、表面保護酸化膜19のうち、開口部Si
基板1の表面を保護していた部分は、成長Siの下に埋
まってしまうが、素子領域から外れているために影響は
ない。
【0017】引き続き、選択エピ成長によってSiを堆
積し、堆積面の高さが活性層保護窒化膜13の下面より
やや高くなるまでSiを堆積し(図1(c))、活性層
保護窒化膜13を除去すると、Si基板1の中のチャネ
ル部中央に相当する部分に酸化膜が埋め込まれた構造を
形成することができる。これを用いて、その後の素子形
成工程を行うと、本発明構造のMOSFETを形成する
ことができる。これが、本発明のMOSFET製造方法
の作用である。
【0018】
【実施例】次に、図を用いて、本発明の構造及びその製
造方法の典型的な一実施例を示す。説明には、簡便のた
め、nMOSFETのみを用いるが、当然、本発明の要
件を満たす限り、pMOSFETにも自然に拡張される
べきものである。
【0019】本発明では、p形(100)Si基板1
と、膜厚0.2μmのSOI埋め込み酸化膜11及び膜
厚0.1μmのp形(100)SOI層12よりなる基
板を用いる。尚、素子分離領域形成及びウェル形成工程
は本質的でないので省略する。まず、CVD法により膜
厚150nmの活性層保護窒化膜13を堆積し、リソグ
ラフィー及びドライエッチングにより幅1μmのパター
ニングを活性層保護窒化膜13に施し、図1(a)の構
造を得る。
【0020】次に、これをマスクとして、CF4+O2
合ガスを用いてドライエッチング方によりSOI層12
をパターニングし、引き続き、バレル形エッチング装置
又はこれと等価の低自己バイアスのドライエッチング装
置を用い、HF+H2混合ガスを使用してドライエッチ
ングを行い、SOI埋め込み酸化膜11を幅約100n
mを残し、次にスパッタ法により表面保護酸化膜19を
膜厚約20nmだけ成長し、図1(b)の構造を得る。
【0021】次に、選択エピ成長法を用いて、Siをエ
ピ成長し、成長膜の開口部における上面がSOI層12
の下面とほぼ等しくなるまで堆積し、次にフッ酸による
ウェットエッチング方で窒化膜13の表面保護酸化膜1
9を除去し、再び選択エピ成長法によりSiを上面が活
性層保護窒化膜13の下面よりやや高くなるまで堆積
し、図1(c)の構造を得る。
【0022】次にホットリン酸を用いて活性層保護窒化
膜13を全面除去し、900℃ドライ酸化法によりゲー
ト酸化膜2を10nm形成し、次に、ボロンを加速エネ
ルギー70keV及び100keVの1×1013cm-2
のドーズ量でイオン注入することによってチャネルドー
プを行い、次に、CVD法によりポリシリコンを300
nm形成し、リソグラフィによりレジストをパターンを
形成し、これをマスクとして、前記ポリシリコンをエッ
チングし、ゲートポリシリコン4を形成し、図2(d)
の構造を得る。
【0023】次に、これをマスクとして、砒素を加速エ
ネルギー50keV,ドーズ量1×1015cm-2でイオ
ン注入し、ソース・ドレイン領域7を形成し、次に層間
絶縁膜8をCVD法により300nm形成し、850℃
20分のN2アニールを行うことによって、ソース・ド
レイン領域7の活性化を行い、次に、コンタクト形成工
程,Al蒸着及びパターニングにより、電極金属膜9を
形成することによって、図2(e)の最終的な素子構造
を得る。
【0024】
【発明の効果】本発明によれば、Si基板1の構造、即
ち、壁状埋め込み酸化膜20を有することで、バイアス
印加時のドレイン領域からの横方向の空乏層のソース空
乏層までの伸び、従って、これによって生じるDIBL
(Drain−InducedBarrier Low
ering)及びソース・ドレイン間のパンチスルー
を、抑制することに極めて大きな効果が発揮されるもの
である。このため、ソース・ドレイン領域7の接合深さ
を従来のMOSFETよりも厚くできるので、寄生抵抗
低減化により高速化へも非常に有利に働く。
【0025】また、本発明の製造方法は、このような構
造を形成する際に、デバイス特性上最も重要なチャネル
を含む活性層を完全に保護しており、また、SOI層1
2からの下方へエピ成長した部分も活性層として用いる
ことができるため、再成長時の結晶粒界を素子領域の外
に出すことができ、リーク特性上有利に機能する。
【図面の簡単な説明】
【図1】(a)〜(c)は、本発明のMOSFETの製
造方法の典型的な一実施例の前段の工程を示す図であ
る。
【図2】(d)〜(e)は、本発明による製造方法の後
段の工程を示すもので、(e)は本発明の第1のMOS
FETの構造の典型的な一実施例を示す図である。
【符号の説明】
1 Si基板 2 ゲート酸化膜 4 ゲートポリシリコン 7 ソース・ドレイン領域 8 層間絶縁膜 9 電極金属膜 11 SOI埋め込み酸化膜 12 SOI層 13 活性層保護窒化膜 19 表面保護酸化膜 20 壁状埋め込み酸化膜

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 Si基板上に形成されるMOSFETで
    あって、 絶縁膜領域を有し、 絶縁膜領域は、ソースとドレインとを結ぶ方向内の少な
    くとも一個所において、チャネル下部近傍に隣接して形
    成され、ドレインからの空乏層の伸びを抑制するもので
    あることを特徴とする半導体装置。
  2. 【請求項2】 絶縁膜の壁状埋込み処理工程と、Si基
    板上にゲート酸化膜を形成する工程と、前記ゲート酸化
    膜上にゲート電極膜を形成する工程と、前記ゲート電極
    膜をパターニングし、これをマスクとして、セルフアラ
    インに引き続きイオン注入法でソース・ドレイン領域を
    形成する工程と、コンタクト窓を形成し、配線金属膜を
    形成し、前記配線金属膜をパターニングする工程とを有
    する半導体装置の製造方法であって、 前記Si基板は、埋め込み酸化膜及び単結晶シリコン基
    板よりなるSOI基板であり、 絶縁膜の壁状埋込み処理工程は、 基板上に活性層保護窒化膜を堆積する工程と、 前記ゲート電極膜で被覆される領域となるべき前記SO
    I基板上の領域を含む領域を被覆するパターンを用いて
    前記窒化膜をパターニングする工程と、 前記窒化膜をマスクとして前記SOI層をエッチング
    し、引き続き、酸化膜に対して等方性及び1より十分大
    きい対Si選択比を有するエッチングを用いて前記埋め
    込み酸化膜を、前記厚膜酸化膜及び窒化膜よりなるパタ
    ーンの左右の中心面に位置する部分のみを残してエッチ
    ングする工程と、 スパッタ法を用いて表面保護酸化膜を堆積し、引き続
    き、選択エピ成長法を用いて開口部の堆積面の高さがほ
    ぼ前記SOI層下面と等しくなるまでSiを堆積し、前
    記活性層保護窒化膜の表面に存在する前記表面保護酸化
    膜を除去する工程と、 選択エピ成長法を用いて堆積面が前記活性層保護窒化膜
    の下面より高くなるまでSiを堆積する工程と、 前記側壁窒化膜を除去する工程であり、 ゲート酸化膜の形成に先立って行うものであることを特
    徴とする半導体装置の製造方法。
JP3564992A 1992-01-27 1992-01-27 半導体装置およびその製造方法 Pending JPH05206455A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008027942A (ja) * 2006-07-18 2008-02-07 Oki Electric Ind Co Ltd 半導体デバイス及びその製造方法
US7659172B2 (en) 2005-11-18 2010-02-09 International Business Machines Corporation Structure and method for reducing miller capacitance in field effect transistors
CN106328534A (zh) * 2015-07-02 2017-01-11 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法

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