JP2008027942A

JP2008027942A - 半導体デバイス及びその製造方法

Info

Publication number: JP2008027942A
Application number: JP2006195153A
Authority: JP
Inventors: Yasuhiro Domae; 泰宏堂前
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2006-07-18
Filing date: 2006-07-18
Publication date: 2008-02-07

Abstract

【課題】Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスを提供すること及び、Ｓ−ｆａｃｔｏｒを効果的に低減可能は半導体ディバイスの製造方法を提供すること。
【解決手段】本発明は、半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、前記半導体基板に形成されるチャネル部と；前記チャネル部の上に形成されるゲート絶縁膜と；前記ゲート絶縁膜上に形成されるゲート電極と；前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備える。
【選択図】図９

Description

本発明は、半導体デバイスのＳ−ｆａｃｔｏｒを低減可能な構造及び製造方法に関する。

図1（Ａ）〜図４（Ｋ）に、一般的なＣＭＯＳ半導体トランジスタの製造工程を示す。図１（Ａ）に示すように、Ｐ型シリコン基板１０上に公知のＬＯＣＯＳ法やＳＴＩ法を用いて素子分離領域１２を形成し、隣接する素子を分離する。

次に、図１（Ｂ）に示すように、薄い（１０〜３０ｎｍ程度）のシリコン酸化膜１４をシリコン基板１０上に形成する。その後、図１（Ｃ）に示すように、ＮＭＯＳ素子領域、ＰＭＯＳ素子領域のそれぞれに対して、比較的低濃度(1.0E15cm-3〜1.0E16cm-3程度)のウェルと呼ばれる領域１６をイオン注入法で形成する。なお、イオン注入前に形成したシリコン酸化膜１４は、ウェル領域１６が所望する深さより深い位置に形成されないために使用される。

次に、図２（Ｄ）に示すように、トランジスタのＯＮ／ＯＦＦを定義する閾値電圧（Ｖｔｈ）を所望の値とする為に、ウェル領域１６に比べて浅い領域にイオン注入法を用いて不純物層１８を形成する。次に、図２（Ｅ）に示すように、シリコン酸化膜１４をウェットエッチングで除去する。その後、図２（Ｆ）に示すように、所望の厚さのゲート絶縁膜２０を形成する。このゲート絶縁膜２０は、純粋なシリコン酸化膜のほか、ボロンの突き抜け防止の為のＳｉＯＮや、ゲートリーク電流を抑制する為の高誘電膜材料を使用することができる。

次に、図３（Ｇ）に示すように、ゲート絶縁膜２０上にゲート電極材料２２を成膜する。このゲート絶縁膜材料２２は、一般的にはポリシリコンが使用されるが、メタルや窒化メタルなどの材料を使用することもある。次に、図３（Ｈ）に示すように、所望のゲート長となるようにゲート電極材料２２パターンニングして、ゲート電極２２ａを成形する。

その後、図３（Ｉ）に示すように、イオン注入法を用いて、ドレイン端の電界を緩和する目的で、比較的濃度が薄いＬＤＤ領域２４（ＮＭＯＳはＮ型不純物、ＰＭＯＳはＰ型不純物）を形成する。あるいは、短チャネル効果（ゲート長が短くなると、Ｖｔｈが低下し制御不能となる現象）を抑制する目的で、非常に浅いExtension領域２４（ＮＭＯＳはＮ型不純物、ＰＭＯＳはＰ型不純物）を形成する。なお、トランジスタのディメンジョンによっては、短チャネル効果抑制の目的でチャネル不純物と同型の斜めイオン注入を行う場合もある。

次に、図４（Ｊ）に示すように、所望のサイドウォール長となるようにシリコン酸化膜やシリコン窒化膜等の絶縁材料を成膜後、ウェハ全体をエッチバックしてサイドウォール２６を形成する。最後に、トランジスタのソース／ドレイン領域となる高濃度不純物拡散層２８（ＮＭＯＳはＮ型不純物、ＰＭＯＳはＰ型不純物）をイオン注入法で形成する。この時、ドレイン領域における接合リークや接合容量を考慮してイオン注入の際のドーズ量やエネルギーは調整される。その後、イオン注入した不純物を活性化させる為の熱処理を行う。

以下の特許文献には、関連する発明が開示されている。
特開２０００―１０１０９２号公報

図５に、定型的なＭＯＳトランジスタのゲート電圧に対するドレイン電流特性を示す。ＭＯＳトランジスタはオンする前でも微少なドレイン電流が流れており、この領域の特性は一般的にサブスレッショルド特性と呼ばれる。このサブスレッショルド領域においてΔＶｇ／ΔｌｏｇＩｄはＳ−ｆａｃｔｏｒと呼ばれ、おおよそＳ≒６０×[１＋（Ｃｄ／Ｃｏｘ）]で近似される。ここで、「Ｃｄ」はトランジスタのチャネル部の空乏層容量、「Ｃｏｘ」はゲート容量を示す。

一般的なＭＯＳトランジスタのＳ−ｆａｃｔｏｒは、７５〜８５ｍＶ／ｄｅｃ程度である。Ｓ−ｆａｃｔｏｒは、トランジスタのオン電流：オフ電流比を決める重要なパラメータであり、小さいほど好ましい。しかしながら、このパラメータはトランジスタのチャネル構造が決まるとほぼ決まってしまい、トランジスタを微細化しても極端に小さくすることは難しい。したがって、ある程度のオン電流：オフ電流比を得る為にＶｔｈを極端に下げることは出来ず、電源電圧の低電圧化にも限界が生じてしまう。オン・オフ電流比を維持しつつ、Ｖｔｈを下げ、さらに低電源電圧化のマージンを広げる為にはＳ−ｆａｃｔｏｒを理論限界の６０ｍＶ／ｄｅｃ程度に近づける必要がある。

本発明は上記のような状況に鑑みて成されたものであり、Ｓ−ｆａｃｔｏｒを効果的に低減可能な半導体デバイスを提供することを目的とする。

また、Ｓ−ｆａｃｔｏｒを効果的に低減可能な半導体デバイスの製造方法を提供することを他の目的とする。

上記課題を解決するために、本発明の第１の態様は、半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、前記半導体基板に形成されるチャネル部と；前記チャネル部の上に形成されるゲート絶縁膜と；前記ゲート絶縁膜上に形成されるゲート電極と；前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備える。

本発明の第２の態様に係る半導体デバイスの製造方法は、埋め込みシリコン酸化膜を有するＳＯＩ基板上にゲート絶縁膜を介してゲート電極を形成する工程と；前記ゲート電極の側面にサイドウォールを形成する工程とを含む。そして、前記サイドウォールを形成する工程において、ＳＯＩ層及び前記埋め込みシリコン酸化膜を除去する際に、フィールド部をマスクして選択的に残す。また、トランジスタのチャネル部の下にのみ前記埋め込みシリコン酸化膜を形成する。

本発明の第３の態様に係る半導体デバイスは、半導体基板上に形成された絶縁層と；前記絶縁層の両側に形成されたシリコン層と；前記絶縁層上に形成されたチャネル部と；前記チャネル部の両側であって、かつ前記シリコン層上に形成された高濃度不純物領域と；前記チャネル部上に形成されたゲート絶縁膜と；前記ゲート絶縁膜上に形成されたゲート電極とを備える。

また、本発明の第４の態様に係る半導体デバイスの製造方法は、支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層とを有するＳＯＩ基板を準備する工程と；前記シリコン層に素子分離領域を形成する工程と；前記素子分離領域以外の前記シリコン層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上の一部上にゲート電極を形成する工程と；前記ゲート絶縁膜、前記素子分離領域、及び前記ゲート電極を覆う絶縁膜を形成する工程と；前記素子分離領域上の前記絶縁膜を被覆し、且つ前記ゲート絶縁膜上及び前記ゲート電極上の前記絶縁膜を被覆しない、レジストマスクを形成する工程と；前記レジストマスクを用いてエッチングすることにより、前記ゲート電極側面に前記絶縁膜からなるサイドウォールを形成し、そのままエッチングを続けることにより、前記ゲート電極、前記サイドウォール、及び前記レジストマスクそれぞれの下方以外の前記ゲート絶縁膜、前記シリコン層、及び前記絶縁層を除去する工程とを含む。

以上のような構成の本発明においては、チャネル部下に埋め込みシリコン酸化膜が存在するため、Ｃｄ値が見かけ上小さくなり、従来構造よりもＳ−ｆａｃｔｏｒを理論限界に近づけることが可能となる。

また、チャネル部が構造的にＢＯＸ層やＰＮ接合によって分離されていないため、ＳＯＩトランジスタ特有の基板浮遊効果やセルフヒーティング効果の発生を抑制できるというメリットがある。ここで、基板浮遊効果とは、ドレイン端のインパクトイオン化によって発生した正孔がチャネル部に蓄積することで生じるシングルラッチアップ、キンク、ヒストリー効果等の現象を言う。

さらに、チャネル部のシリコン層の膜厚を薄くすることで、ドレイン領域からの空乏層の伸びを抑制することが出来るため、短チャネル効果抑制の効果を得ることができる。

以下、本発明を実施するための最良の形態について、ＣＭＯＳトランジスタを例に、図面を用いて詳細に説明する。

本実施例に係るＣＭＯＳトランジスタの製造に際しては、図６（Ａ）に示すように、半導体基板１１０に埋め込みシリコン酸化膜（ＢＯＸ層）１１１を設けたＳＯＩウエハを準備する。そして、周知の技術により、ＬＯＣＯＳ法やＳＴＩ法を用いて素子分離領域１１２を形成し、隣接する素子同士を分離する。なお、ＳＯＩ層１１３の膜厚は、トランジスタ形成後、チャネル部が完全に空乏化する程度の厚さ（１０〜６０ｎｍ程度）とする。

次に、図６（Ｂ）に示すように、薄いシリコン酸化膜（１００〜３００Å程度）１１４を形成する。その後、図６（Ｃ）に示すように、イオン注入法を用いてＳＯＩ層１１３中にＶｔｈ（閾値電圧）制御の為のイオン注入を行い不純物領域１１６を形成する。シリコン酸化膜１１４は、意図しない深さまで不純物が注入されないように配慮したものである。なお、本実施例においては、従来のようなウェル領域の形成は行わない。

次に、図７（Ｄ）に示すように、シリコン酸化膜１１４をウェットエッチングにて除去する。その後、図７（Ｅ）に示すように、所望の厚さのゲート絶縁膜１２０を不純物領域１１６上に形成する。ゲート絶縁膜１２０としては、ＳｉＯ２膜、ＳｉＯＮ膜、Ｈｉｇｈ−ｋ膜を使用することができる。

次に、図７（Ｆ）に示すように、ゲート電極材料１２２を成膜する。ゲート絶縁膜材料１２２は、一般的にはポリシリコンを使用するが、メタルや窒化メタルなどの材料を使用することもできる。

次に、図８（Ｇ）に示すように、所望のゲート長を得るべくゲート絶縁材料１２２をパターンニングして、ゲート電極１２２ａを形成する。その後、図８（Ｈ）に示すように、周知の方法により、ＬＤＤ領域やExtension領域１２４を形成する。ここで、本実施例の場合、従来技術に比べてシリコン層の厚さが限られているため、イオン注入時のエネルギーは深すぎないように注意する。なお、トランジスタのディメンジョンによっては短チャネル効果抑制の目的でチャネル不純物と同型の斜めイオン注入を行うこともできる。

次に、図８（Ｉ）に示すように、所望のサイドウォール長となるようにシリコン酸化膜やシリコン窒化膜等の絶縁材料（１２６）を成膜後、ウェハ全体をエッチバックしてサイドウォール１２６を形成する。サイドウォール１２６の形成の為のエッチバック前に、フィールド領域をレジスト１２７で被い、その後、ウェハ全体をエッチバックし、サイドウォール１２６を形成する。この時、シリコン層表面でエッチングを止めず、ＳＯＩ層１１６及びＢＯＸ層１１１もエッチングする。

次に、図９（Ｊ）に示すように、ウェットエッチングによって、ＢＯＸ層１１１をゲート長程度の幅となるようにエッチングし、狭幅のＢＯＸ層領域１１１ａを形成する。この時、フィールド部がエッチングされないようにレジスト１２７で保護する。

次に、ＬＰ−ＣＶＤ法などを用いてウェハ全体に均一にシリコン酸化膜（図示せず）を薄く成膜する。その後、図９（Ｋ）に示すように、ＮＭＯＳ領域のシリコン酸化膜を除去し、選択エピタキシャル成長法を用いてＮＭＯＳ領域のみにボロンドープのシリコンエピタキシャル成長領域１３０を、元のＳＯＩ層１１３の表面（ゲート絶縁膜１１０の底面）とほぼ同じ高さとなるように成形する。同様に、ＬＰ−ＣＶＤ法などを用いてウェハ全体に均一にシリコン酸化膜（図示せず）を再び薄く成膜する。その後、ＰＭＯＳ領域のシリコン酸化膜を除去し、選択エピタキシャル成長法を用いてＰＭＯＳ領域のみにリンドープのシリコンエピタキシャル成長領域１３２を、元のＳＯＩ層１１３の表面（ゲート絶縁膜１１０の底面）とほぼ同じ高さとなるように成形する。

最後に、図９（Ｌ）に示すように、トランジスタのソース／ドレイン領域となる高濃度不純物拡散層１３３（ＮＭＯＳはＮ型不純物、ＰＭＯＳはＰ型不純物）をイオン注入法で形成する。この時、ドレイン領域における接合リークや接合容量を考慮してイオン注入の際のドーズ量やエネルギーは調整される。その後、イオン注入した不純物を活性化させる為の熱処理を行う。

本実施例に係るトランジスタの構造上の特長は、チャネル領域の下にのみ埋め込み酸化膜（ＢＯＸ層１１１ａ）が存在しており、ソース、ドレイン領域はバルクシリコンとほぼ同構造となっている点である。他の特長は、ＢＯＸ層１１１ａの幅がサイドウォール１２６を含めたゲート電極幅より狭く、チャネル部（元のＳＯＩ層１１３）とシリコンエピタキシャル層とが同じ伝導型の不純物とつながっている点である。つまり、チャネル部はＢＯＸ層やＰＮジャンクションによって完全には独立していない。

以上、本発明の実施の形態例及び実施例について本発明が理解できるように幾つかの例に基づいて説明したが、本発明は、当該技術に従事するものにとって明らかなように、これらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。

図１（Ａ）〜（Ｃ）は、一般的なＣＭＯＳトランジスタの製造工程を示す断面図である。図２（Ｄ）〜（Ｆ）は、一般的なＣＭＯＳトランジスタの製造工程を示す断面図である。図３（Ｇ）〜（Ｉ）は、一般的なＣＭＯＳトランジスタの製造工程を示す断面図である。図４（Ｊ）、（Ｋ）は、一般的なＣＭＯＳトランジスタの製造工程を示す断面図である。図５は、一般的なＣＭＯＳトランジスタの特性を示すグラフである。図６（Ａ）〜（Ｃ）は、本発明に係るＣＭＯＳトランジスタの製造工程を示す断面図である。図７（Ｄ）〜（Ｆ）は、本発明に係るＣＭＯＳトランジスタの製造工程を示す断面図である。図８（Ｇ）〜（Ｉ）は、本発明に係るＣＭＯＳトランジスタの製造工程を示す断面図である。図９（Ｊ）〜（Ｌ）は、本発明に係るＣＭＯＳトランジスタの製造工程を示す断面図である。

符号の説明

１１０半導体基板
１１１ａ埋め込み酸化膜（ＢＯＸ層）
１１２素子分離領域
１１６ＳＯＩ層
１２０ゲート絶縁膜
１２２ａゲート電極
１２６サイドウォール

Claims

半導体基板に素子分離領域によって分離されて形成される半導体デバイスにおいて、
前記半導体基板に形成されるチャネル部と；
前記チャネル部の上に形成されるゲート絶縁膜と；
前記ゲート絶縁膜上に形成されるゲート電極と；
前記チャネル部の下部にのみ形成される埋め込みシリコン酸化膜とを備えたことを特徴とする半導体デバイス。
前記ゲート電極の側面に形成されるサイドウォールを更に備え、
前記埋め込みシリコン酸化膜の幅は、前記サイドウォールを含む前記ゲート電極の幅よりも狭くなるように成形されていることを特徴とする請求項１に記載の半導体デバイス。
前記チャネル部は、前記素子分離領域及び前記埋め込みシリコン酸化膜によってフローティング状態になっていないことを特徴とする請求項１又は２に記載の半導体デバイス。
半導体デバイスの製造方法において、
埋め込みシリコン酸化膜を有するＳＯＩ基板上にゲート絶縁膜を介してゲート電極を形成する工程と；
前記ゲート電極の側面にサイドウォールを形成する工程とを含み、
前記サイドウォールを形成する工程において、ＳＯＩ層及び前記埋め込みシリコン酸化膜を除去する際に、フィールド部をマスクして選択的に残し、
トランジスタのチャネル部の下にのみ前記埋め込みシリコン酸化膜を形成することを特徴とする半導体デバイスの製造方法。
前記ＳＯＩ層及び埋め込みシリコン酸化膜を除去した後、前記チャネル領域下の前記埋め込みシリコン酸化膜を前記サイドウォールを含む前記ゲート電極幅より狭くするように、前記埋め込みシリコン酸化膜を成形することを特徴とする請求項４に記載の半導体デバイスの製造方法。
前記半導体デバイスは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳトランジスタであり、
前記ＳＯＩ層及び埋め込みシリコン酸化膜を除去した後、ウェハ全体をシリコン酸化膜で被い、ＮＭＯＳ領域のみ前記シリコン酸化膜を除去する工程と；
Ｐ型不純物を含むシリコンをＮＭＯＳ領域にのみエピタキシャル成長させる工程とを更に含むことを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
前記半導体デバイスは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳトランジスタであり、
前記ＳＯＩ層及び埋め込みシリコン酸化膜を除去した後、ウェハ全体をシリコン酸化膜で被い、ＰＭＯＳ領域のみ前記シリコン酸化膜を除去する工程と；
Ｎ型不純物を含むシリコンをＰＭＯＳ領域にのみエピタキシャル成長させる工程とを更に含むことを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
前記半導体デバイスは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含むＣＭＯＳトランジスタであり、
前記ＳＯＩ層及び埋め込みシリコン酸化膜を除去した後、ウェハ全体をシリコン酸化膜で被い、ＮＭＯＳ領域のみ前記シリコン酸化膜を除去する工程と；
Ｐ型不純物を含むシリコンをＮＭＯＳ領域にのみエピタキシャル成長させる工程と；
ウェハ全体を再びシリコン酸化膜で被い、ＰＭＯＳ領域のみ前記シリコン酸化膜を除去する工程と；
Ｎ型不純物を含むシリコンをＰＭＯＳ領域にのみエピタキシャル成長させる工程とを更に含むことを特徴とする請求項４又は５に記載の半導体デバイスの製造方法。
半導体基板上に形成された絶縁層と；
前記絶縁層の両側に形成されたシリコン層と；
前記絶縁層上に形成されたチャネル部と；
前記チャネル部の両側であって、かつ前記シリコン層上に形成された高濃度不純物領域と；
前記チャネル部上に形成されたゲート絶縁膜と；
前記ゲート絶縁膜上に形成されたゲート電極とを備えることを特徴とする半導体デバイス。
前記ゲート電極の側面に形成されるサイドウォールを更に備え、
前記絶縁層の幅は、前記ゲート電極と前記サイドウォールとを合わせた幅よりも狭いことを特徴とする請求項９に記載の半導体デバイス。
支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層上に形成されたシリコン層とを有するＳＯＩ基板を準備する工程と；
前記シリコン層に素子分離領域を形成する工程と；
前記素子分離領域以外の前記シリコン層上にゲート絶縁膜を形成し、前記ゲート絶縁膜上の一部上にゲート電極を形成する工程と；
前記ゲート絶縁膜、前記素子分離領域、及び前記ゲート電極を覆う絶縁膜を形成する工程と；
前記素子分離領域上の前記絶縁膜を被覆し、且つ前記ゲート絶縁膜上及び前記ゲート電極上の前記絶縁膜を被覆しない、レジストマスクを形成する工程と；
前記レジストマスクを用いてエッチングすることにより、前記ゲート電極側面に前記絶縁膜からなるサイドウォールを形成し、そのままエッチングを続けることにより、前記ゲート電極、前記サイドウォール、及び前記レジストマスクそれぞれの下方以外の前記ゲート絶縁膜、前記シリコン層、及び前記絶縁層を除去する工程とを含むことを特徴とする半導体デバイスの製造方法。