JPH07221301A - 絶縁ゲート型電界効果トランジスタとその製法 - Google Patents
絶縁ゲート型電界効果トランジスタとその製法Info
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- JPH07221301A JPH07221301A JP1116094A JP1116094A JPH07221301A JP H07221301 A JPH07221301 A JP H07221301A JP 1116094 A JP1116094 A JP 1116094A JP 1116094 A JP1116094 A JP 1116094A JP H07221301 A JPH07221301 A JP H07221301A
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Abstract
(57)【要約】
【目的】 パンチスルーの防止、Ｓ値の改善をはかって
低電圧化を可能にする。 【構成】 ＭＯＳトランジスタの半導体基体領域１１中
の、この半導体基体領域１１のチャネル形成部上にゲー
ト絶縁膜１２を介して形成されたゲート電極１３と対向
する部分に限定的に埋込み酸化領域１４を形成する。
低電圧化を可能にする。 【構成】 ＭＯＳトランジスタの半導体基体領域１１中
の、この半導体基体領域１１のチャネル形成部上にゲー
ト絶縁膜１２を介して形成されたゲート電極１３と対向
する部分に限定的に埋込み酸化領域１４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート型電界効果
トランジスタとその製法に係わる。
トランジスタとその製法に係わる。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタ（以
下ＭＯＳトランジスタという。本明細書において、ＭＯ
Ｓトランジスタとは、ゲート電極が金属であるとか、ゲ
ート絶縁膜が酸化膜である構造に限られるものではな
く、ゲート電極が各種導電層であり、ゲート絶縁膜が各
種単層もしくは多層の絶縁膜である場合を総称して指称
するものである。）、特にＭＯＳトランジスタによる集
積回路いわゆるＭＯＳＬＳＩにおいて、その高密度化の
ために、ＭＯＳトランジスタの微細化すなわち短チャネ
ル化が盛んである。
下ＭＯＳトランジスタという。本明細書において、ＭＯ
Ｓトランジスタとは、ゲート電極が金属であるとか、ゲ
ート絶縁膜が酸化膜である構造に限られるものではな
く、ゲート電極が各種導電層であり、ゲート絶縁膜が各
種単層もしくは多層の絶縁膜である場合を総称して指称
するものである。）、特にＭＯＳトランジスタによる集
積回路いわゆるＭＯＳＬＳＩにおいて、その高密度化の
ために、ＭＯＳトランジスタの微細化すなわち短チャネ
ル化が盛んである。
【０００３】ところが、このＭＯＳトランジスタの微細
化により、そのドレイン側からの空乏層の延びがソース
側に達することによるパンチスルーの発生が問題とな
る。このパンチスルーの発生を防止するために種々の工
夫がなされている。例えばｎチャネル型ＭＯＳトランジ
スタにおいて、図６にその概略断面図を示すように、半
導体基体１例えばＳｉ基体によってＭＯＳトランジスタ
の基体領域が構成されるいわゆるバルク型のＭＯＳトラ
ンジスタにおいて、この基体１の一主面上に、ゲート絶
縁膜２を介してゲート電極３が形成されたゲート部が構
成され、このゲート部を挟んでその両側に、ｎ型のソー
ス領域４ｓおよびドレイン領域４ｄが形成され、半導体
基体１よりなる基体領域中のソース領域４ｓおよびドレ
イン領域４ｄ間の下方にｐ型の埋込み領域５がイオン注
入等によって形成され、この埋込み領域５によって、空
乏層の延びを抑えてドレイン領域４ｄおよびソース領域
４ｓ間のパンチスルーの発生を防止するようにしたＭＯ
Ｓの提案がなされている。
化により、そのドレイン側からの空乏層の延びがソース
側に達することによるパンチスルーの発生が問題とな
る。このパンチスルーの発生を防止するために種々の工
夫がなされている。例えばｎチャネル型ＭＯＳトランジ
スタにおいて、図６にその概略断面図を示すように、半
導体基体１例えばＳｉ基体によってＭＯＳトランジスタ
の基体領域が構成されるいわゆるバルク型のＭＯＳトラ
ンジスタにおいて、この基体１の一主面上に、ゲート絶
縁膜２を介してゲート電極３が形成されたゲート部が構
成され、このゲート部を挟んでその両側に、ｎ型のソー
ス領域４ｓおよびドレイン領域４ｄが形成され、半導体
基体１よりなる基体領域中のソース領域４ｓおよびドレ
イン領域４ｄ間の下方にｐ型の埋込み領域５がイオン注
入等によって形成され、この埋込み領域５によって、空
乏層の延びを抑えてドレイン領域４ｄおよびソース領域
４ｓ間のパンチスルーの発生を防止するようにしたＭＯ
Ｓの提案がなされている。
【０００４】ところが、この構成による場合、ゲート電
圧による空乏層の延びも抑制されることから、空乏層容
量ＣD が大きくなり、例えば図８に示すドレイン電流Ｉ
ｄ−ゲート電圧Ｖｇ特性におけるしきい値電圧Ｖth以下
のいわゆるサブスレッショールド領域の傾きを示すいわ
ゆるサブスレッショールド・スィングＳ値が大きくな
る。
圧による空乏層の延びも抑制されることから、空乏層容
量ＣD が大きくなり、例えば図８に示すドレイン電流Ｉ
ｄ−ゲート電圧Ｖｇ特性におけるしきい値電圧Ｖth以下
のいわゆるサブスレッショールド領域の傾きを示すいわ
ゆるサブスレッショールド・スィングＳ値が大きくな
る。
【０００５】すなわち、Ｓ値は下記（数１）の関係を有
することから、上述した空乏層容量ＣD の増加に伴って
そのＳ値は増加する。
することから、上述した空乏層容量ＣD の増加に伴って
そのＳ値は増加する。
【０００６】
【数１】 Ｓ≒ln１０（ｋＴ／ｑ）｛１＋（ＣD ／ＣO ）｝
【０００７】ここに、ｋはボルツマン定数、Ｔは絶対温
度、ＣD は空乏層容量、ＣO はゲート容量である。
度、ＣD は空乏層容量、ＣO はゲート容量である。
【０００８】一方、近年、ＭＯＳＬＳＩにおいて、低電
力化、すなわち低電圧化が進められていて、これに伴っ
て、ＭＯＳトランジスタにおけるしきい値電圧Ｖthの低
減化が要求されている。
力化、すなわち低電圧化が進められていて、これに伴っ
て、ＭＯＳトランジスタにおけるしきい値電圧Ｖthの低
減化が要求されている。
【０００９】ところが、、上述したようにＳ値が大きく
サブスレッショールド領域のＩｄ−Ｖｇ特性の傾きが緩
やかになると、しきい値電圧Ｖthを下げるにともないオ
フ電流が大となることから充分に低電力化をはかるとが
できない。
サブスレッショールド領域のＩｄ−Ｖｇ特性の傾きが緩
やかになると、しきい値電圧Ｖthを下げるにともないオ
フ電流が大となることから充分に低電力化をはかるとが
できない。
【００１０】そこで、図７に示すように、ドレイン領域
４ｄおよびソース領域４ｓの、互いに対向する空乏層が
延びやすい部分にのみｐ型の高濃度領域６を設けるなど
の構造が採られる。しかしながら、この場合においても
本質的に空乏層の広がりを抑制するものであることか
ら、Ｓ値の低減化を充分はかることはできないものであ
り、室温でのＳ値を６０mV/dec程度以下にすることがで
きない。
４ｄおよびソース領域４ｓの、互いに対向する空乏層が
延びやすい部分にのみｐ型の高濃度領域６を設けるなど
の構造が採られる。しかしながら、この場合においても
本質的に空乏層の広がりを抑制するものであることか
ら、Ｓ値の低減化を充分はかることはできないものであ
り、室温でのＳ値を６０mV/dec程度以下にすることがで
きない。
【００１１】図７において図６と対応する部分には同一
符号を付して重複説明を省略する。図６および図７にお
いて半導体基体表面のＭＯＳトランジスタの形成部以外
のフィールド部には、例えば熱酸化による厚い絶縁層い
わゆる LOCOSによる素子分離の絶縁層７が形成されてい
る。
符号を付して重複説明を省略する。図６および図７にお
いて半導体基体表面のＭＯＳトランジスタの形成部以外
のフィールド部には、例えば熱酸化による厚い絶縁層い
わゆる LOCOSによる素子分離の絶縁層７が形成されてい
る。
【００１２】これに対して、バルク型によらない絶縁性
基体を用いたいわゆるＳＯＩ（Silicon on Isolator)型
構成によるＭＯＳトランジスタは、完全空乏型構成とす
ることができることにより、Ｓ値を６０mV/dec程度に下
げることが期待されるが、このＳＯＩ型構成は、絶縁体
と半導体との貼り合わせ構成とするなどその製造方法が
繁雑であるとか、信頼性に劣るとか、コスト高となるな
どの問題があり、更にこの場合、インパクトイオン化に
より生じたホールを基体に逃がすことができないことに
よって、ソース領域とドレイン領域とこれら間の基体領
域による寄生バイポーラトランジスタ効果が生じ、ドレ
イン電圧−ドレイン電流特性にキンクが発生したり耐圧
を低めるなどの問題を生じる。
基体を用いたいわゆるＳＯＩ（Silicon on Isolator)型
構成によるＭＯＳトランジスタは、完全空乏型構成とす
ることができることにより、Ｓ値を６０mV/dec程度に下
げることが期待されるが、このＳＯＩ型構成は、絶縁体
と半導体との貼り合わせ構成とするなどその製造方法が
繁雑であるとか、信頼性に劣るとか、コスト高となるな
どの問題があり、更にこの場合、インパクトイオン化に
より生じたホールを基体に逃がすことができないことに
よって、ソース領域とドレイン領域とこれら間の基体領
域による寄生バイポーラトランジスタ効果が生じ、ドレ
イン電圧−ドレイン電流特性にキンクが発生したり耐圧
を低めるなどの問題を生じる。
【００１３】
【発明が解決しようとする課題】本発明は、ＭＯＳトラ
ンジスタにおいて、上述した諸問題すなわちパンチスル
ーの防止、Ｓ値の改善をはかって低電圧化を可能にす
る。
ンジスタにおいて、上述した諸問題すなわちパンチスル
ーの防止、Ｓ値の改善をはかって低電圧化を可能にす
る。
【００１４】
【課題を解決するための手段】第１の本発明は、図１に
その一実施例の概略断面図を示すように、ＭＯＳトラン
ジスタの半導体基体領域１１中の、この半導体基体領域
１１のチャネル形成部上にゲート絶縁膜１２を介して形
成されたゲート電極１３と対向する部分に限定的に埋込
み酸化領域１４を形成する。
その一実施例の概略断面図を示すように、ＭＯＳトラン
ジスタの半導体基体領域１１中の、この半導体基体領域
１１のチャネル形成部上にゲート絶縁膜１２を介して形
成されたゲート電極１３と対向する部分に限定的に埋込
み酸化領域１４を形成する。
【００１５】第２の本発明は、ＭＯＳトランジスタの半
導体基体領域１１中の、この半導体基体領域１１のチャ
ネル形成部上にゲート絶縁膜１２を介して形成されたゲ
ート電極１３と対向する部分に限定的に酸素イオンを注
入して埋込み酸化領域１４を形成する。
導体基体領域１１中の、この半導体基体領域１１のチャ
ネル形成部上にゲート絶縁膜１２を介して形成されたゲ
ート電極１３と対向する部分に限定的に酸素イオンを注
入して埋込み酸化領域１４を形成する。
【００１６】
【作用】上述の本発明構成によれば、ＭＯＳトランジス
タの半導体基体領域１１中の、ゲート電極１３と対向す
る部分に限定的に酸化物すなわち絶縁性ないしは高抵抗
の埋込み酸化領域１４を形成したことによりパンチスル
ー電流の経路をなくすことができるものである。
タの半導体基体領域１１中の、ゲート電極１３と対向す
る部分に限定的に酸化物すなわち絶縁性ないしは高抵抗
の埋込み酸化領域１４を形成したことによりパンチスル
ー電流の経路をなくすことができるものである。
【００１７】また、この構成による場合、基体領域１１
の、埋込み酸化領域１４上のチャネル形成部１１ｃの厚
さｔS を、完全に空乏化させるに充分な小なる厚さに選
定することにより、ＳＯＩ構造と同程度にＳ値の低減化
をはかることができる。
の、埋込み酸化領域１４上のチャネル形成部１１ｃの厚
さｔS を、完全に空乏化させるに充分な小なる厚さに選
定することにより、ＳＯＩ構造と同程度にＳ値の低減化
をはかることができる。
【００１８】すなわち、Ｓ値は、前記（数１）によって
与えられるが、更にこれは下記（数２）に置き換えられ
る。
与えられるが、更にこれは下記（数２）に置き換えられ
る。
【００１９】
【数２】 Ｓ≒ln１０（ｋＴ／ｑ）｛１＋（ＣD ／ＣO ）｝ ＝ln１０（ｋＴ／ｑ）｛１＋（ＣB ／ＣO ）｝ ＝ln１０（ｋＴ／ｑ）｛１＋（ｔ0 ／ｔB ）｝
【００２０】ここに、ＣB は埋込み埋込み酸化領域１４
の容量、ｔ0 はゲート絶縁膜の厚さ、ｔB は埋込み酸化
領域１４の厚さである。
の容量、ｔ0 はゲート絶縁膜の厚さ、ｔB は埋込み酸化
領域１４の厚さである。
【００２１】したがって、埋込み酸化領域１４の厚さｔ
B をゲート絶縁膜１２の厚さｔ0 より充分大とすること
によりＳ値を充分小にすることができる。例えば室温に
おいて、Ｓ値を６０mV/decに近づけることができる。
B をゲート絶縁膜１２の厚さｔ0 より充分大とすること
によりＳ値を充分小にすることができる。例えば室温に
おいて、Ｓ値を６０mV/decに近づけることができる。
【００２２】そして、本発明によれば、埋込み酸化領域
１４によってパンチスルー電流の経路をなくすという効
果を持たすものであるが、これがゲート電極と対向する
領域に限定的に形成した構成としたので、この場合、イ
ンパクトイオン化により生じたホールは、図１に矢印ａ
で示すように、基体領域１１の他部に逃げしめることが
でき、これにより寄生トランジスタ効果の発生を効果的
に回避できる。
１４によってパンチスルー電流の経路をなくすという効
果を持たすものであるが、これがゲート電極と対向する
領域に限定的に形成した構成としたので、この場合、イ
ンパクトイオン化により生じたホールは、図１に矢印ａ
で示すように、基体領域１１の他部に逃げしめることが
でき、これにより寄生トランジスタ効果の発生を効果的
に回避できる。
【００２３】また、本発明においては、いわばバルク型
構成をとるので、前述したＳＯＩにおける問題点すなわ
ち製造方法の繁雑さ、信頼性、コスト高、寄生トランジ
スタ効果、ドレイン電圧−ドレイン電流特性のキンク等
の問題を回避できる。
構成をとるので、前述したＳＯＩにおける問題点すなわ
ち製造方法の繁雑さ、信頼性、コスト高、寄生トランジ
スタ効果、ドレイン電圧−ドレイン電流特性のキンク等
の問題を回避できる。
【００２４】また、本発明製法によれば、埋込み酸化領
域１４の形成を酸素のイオン注入によって形成するの
で、簡単、確実に埋込み酸化領域１４を所定位置に所定
の深さに形成することができ、再現性良く、所定のしき
い値電圧Ｖth、特性例えばＩｄ−Ｖｇ、Ｉｄ−Ｖｄ特性
を有するＭＯＳトランジスタを形成することができる。
域１４の形成を酸素のイオン注入によって形成するの
で、簡単、確実に埋込み酸化領域１４を所定位置に所定
の深さに形成することができ、再現性良く、所定のしき
い値電圧Ｖth、特性例えばＩｄ−Ｖｇ、Ｉｄ−Ｖｄ特性
を有するＭＯＳトランジスタを形成することができる。
【００２５】
【実施例】図１および図２〜図５を参照して本発明によ
るＭＯＳトランジスタの一実施例とその製法の一実施例
を説明する。
るＭＯＳトランジスタの一実施例とその製法の一実施例
を説明する。
【００２６】図２に示すように、第１導電型例えばｐ型
の高比抵抗の半導体基板２１例えばＳｉ基板を用意し、
その一主面２１ａ上に、最終的にチャネル形成部すなわ
ちゲート部を構成する部分に開口２２Ｗを有するイオン
注入マスク２２を例えばフォトレジストによって形成す
る。
の高比抵抗の半導体基板２１例えばＳｉ基板を用意し、
その一主面２１ａ上に、最終的にチャネル形成部すなわ
ちゲート部を構成する部分に開口２２Ｗを有するイオン
注入マスク２２を例えばフォトレジストによって形成す
る。
【００２７】図３に示すように、イオン注入マスク２２
をマスクとし、その開口２２Ｗを通じて酸素のイオン注
入を例えば１０18／cm2 の注入量をもって行って酸素の
イオン注入領域１３ｉを形成する。
をマスクとし、その開口２２Ｗを通じて酸素のイオン注
入を例えば１０18／cm2 の注入量をもって行って酸素の
イオン注入領域１３ｉを形成する。
【００２８】その後、マスク２２を除去して例えば１２
００〜１３５０℃、４〜６時間の熱処理を行って紙面２
１ａから深さｔS が例えば１００ｎｍ、厚さｔB が５０
０ｎｍのＳｉＯ2 化された埋込み酸化領域１４を形成す
る。
００〜１３５０℃、４〜６時間の熱処理を行って紙面２
１ａから深さｔS が例えば１００ｎｍ、厚さｔB が５０
０ｎｍのＳｉＯ2 化された埋込み酸化領域１４を形成す
る。
【００２９】図５に示すように、例えば局部的熱酸化い
わゆる LOCOS（Local Oxidation ofSilicon）によって
最終的に得るＭＯＳトランジスタ等の回路素子の形成部
以外のいわゆるフィールド部に素子分離絶縁層２４を形
成する。
わゆる LOCOS（Local Oxidation ofSilicon）によって
最終的に得るＭＯＳトランジスタ等の回路素子の形成部
以外のいわゆるフィールド部に素子分離絶縁層２４を形
成する。
【００３０】その後、素子分離絶縁層２４によって囲ま
れたＭＯＳトランジスタの形成部の基板２１の主面２１
ａを例えば熱酸化してゲート絶縁膜を構成するＳｉＯ2
酸化膜の形成を行う。そしてこれの上に導電層例えば低
比抵抗を有する多結晶Ｓｉ層をＣＶＤ（化学的気相成
長）法等によって形成し、フォトリソグラフィによって
埋込み酸化領域１４に対向する位置を残して他部をエッ
チング除去する。このようにして図１に示すように、上
述した例えばＳｉＯ2 膜によるゲート絶縁膜１２を介し
て、これの上に例えば低比抵抗の多結晶Ｓｉよりなるゲ
ート電極１３を形成する。
れたＭＯＳトランジスタの形成部の基板２１の主面２１
ａを例えば熱酸化してゲート絶縁膜を構成するＳｉＯ2
酸化膜の形成を行う。そしてこれの上に導電層例えば低
比抵抗を有する多結晶Ｓｉ層をＣＶＤ（化学的気相成
長）法等によって形成し、フォトリソグラフィによって
埋込み酸化領域１４に対向する位置を残して他部をエッ
チング除去する。このようにして図１に示すように、上
述した例えばＳｉＯ2 膜によるゲート絶縁膜１２を介し
て、これの上に例えば低比抵抗の多結晶Ｓｉよりなるゲ
ート電極１３を形成する。
【００３１】また、ゲート電極１３をマスクとしてこれ
を挟んでその両側に不純物例えばＡｓをイオン注入して
主面２１ａに臨んで第２導電型例えばｎ型のソース領域
１５ｓおよびドレイン１５ｄを、埋込み酸化領域１４に
充分近接するがこれに接することのない深さに形成す
る。
を挟んでその両側に不純物例えばＡｓをイオン注入して
主面２１ａに臨んで第２導電型例えばｎ型のソース領域
１５ｓおよびドレイン１５ｄを、埋込み酸化領域１４に
充分近接するがこれに接することのない深さに形成す
る。
【００３２】このようにして、半導体基板２１によって
ＭＯＳトランジスタの半導体基体領域１１が形成され、
半導体基体領域１１の埋込み酸化領域１４上におけるソ
ースおよび各ドレイン領域１５ｓおよび１５ｄ間のチャ
ネル形成部１１ｃ上にゲート絶縁膜１２を介してゲート
電極１３が形成され、これと対向する部分に限定的に埋
込み酸化領域１４が形成された本発明によるＭＯＳトラ
ンジスタが形成される。
ＭＯＳトランジスタの半導体基体領域１１が形成され、
半導体基体領域１１の埋込み酸化領域１４上におけるソ
ースおよび各ドレイン領域１５ｓおよび１５ｄ間のチャ
ネル形成部１１ｃ上にゲート絶縁膜１２を介してゲート
電極１３が形成され、これと対向する部分に限定的に埋
込み酸化領域１４が形成された本発明によるＭＯＳトラ
ンジスタが形成される。
【００３３】上述した例では、第１導電型がｐ型で第２
導電型がｎ型のｎチャネルＭＯＳトランジスタを形成し
た場合であるが、第１導電型がｎ型で第２導電型がｐ型
のｐチャネルＭＯＳトランジスタを形成する場合にも、
本発明を適用できることは云うまでもないものである。
導電型がｎ型のｎチャネルＭＯＳトランジスタを形成し
た場合であるが、第１導電型がｎ型で第２導電型がｐ型
のｐチャネルＭＯＳトランジスタを形成する場合にも、
本発明を適用できることは云うまでもないものである。
【００３４】また、本発明はソースおよびドレイン領
域、特にドレイン領域のゲート部側に低濃度領域が形成
されるいわゆるＬＤＤ型のＭＯＳトランジスタ構成とす
ることもできるものであり、この場合は例えばゲート電
極１３をイオン注入マスクとして低濃度のソースおよび
ドレイン領域を形成し、その後ゲート電極１３の側面に
例えばＳｉＯ2 によるサイドウオールを形成し、このサ
イドウオールを有するゲート電極をマスクとしてイオン
注入を行って高不純物濃度のソースおよびドレイン領域
の形成を行う。
域、特にドレイン領域のゲート部側に低濃度領域が形成
されるいわゆるＬＤＤ型のＭＯＳトランジスタ構成とす
ることもできるものであり、この場合は例えばゲート電
極１３をイオン注入マスクとして低濃度のソースおよび
ドレイン領域を形成し、その後ゲート電極１３の側面に
例えばＳｉＯ2 によるサイドウオールを形成し、このサ
イドウオールを有するゲート電極をマスクとしてイオン
注入を行って高不純物濃度のソースおよびドレイン領域
の形成を行う。
【００３５】また、上述した例では、ＬＯＣＯＳを埋め
込み酸化領域１４の形成後に行ったが、領域１４の形成
前に行うこともできるなど、本発明は上述した例に限ら
ず種々の変更を行うことができる。
込み酸化領域１４の形成後に行ったが、領域１４の形成
前に行うこともできるなど、本発明は上述した例に限ら
ず種々の変更を行うことができる。
【００３６】上述したように、本発明構成によれば、ソ
ースおよびドレイン領域間下の半導体基体領域１１中
の、ゲート電極１３と対向する部分に限定的に酸化物す
なわち絶縁性ないしは高抵抗の埋込み酸化領域１４を形
成したことによりパンチスルー電流の経路をなくすこと
ができるものである。
ースおよびドレイン領域間下の半導体基体領域１１中
の、ゲート電極１３と対向する部分に限定的に酸化物す
なわち絶縁性ないしは高抵抗の埋込み酸化領域１４を形
成したことによりパンチスルー電流の経路をなくすこと
ができるものである。
【００３７】したがって、微細化されたＭＯＳトランジ
スタ例えばそのチャネル長が０．１μｍのＭＯＳトラン
ジスタを確実に動作させることができるものである。
スタ例えばそのチャネル長が０．１μｍのＭＯＳトラン
ジスタを確実に動作させることができるものである。
【００３８】また、上述したように、埋込み酸化領域１
４上のチャネル形成部１１ｃの厚さｔS を、１００ｎｍ
程度の完全に空乏化させるに充分な小なる厚さに選定す
ることにより、先に説明したように、ＳＯＩ構造と同程
度にＳ値の低減化をはかることができる。
４上のチャネル形成部１１ｃの厚さｔS を、１００ｎｍ
程度の完全に空乏化させるに充分な小なる厚さに選定す
ることにより、先に説明したように、ＳＯＩ構造と同程
度にＳ値の低減化をはかることができる。
【００３９】
【発明の効果】上述したように、本発明構成によれば、
ソースおよびドレイン領域間下の半導体基体領域１１中
の、ゲート電極１３と対向する部分に限定的に酸化物す
なわち絶縁性ないしは高抵抗の埋込み酸化領域１４を形
成したことによりパンチスルー電流の経路をなくすこと
ができるものであり、これによりＭＯＳトランジスタ微
細化におけるパンチスルーの問題を確実に改善できる。
ソースおよびドレイン領域間下の半導体基体領域１１中
の、ゲート電極１３と対向する部分に限定的に酸化物す
なわち絶縁性ないしは高抵抗の埋込み酸化領域１４を形
成したことによりパンチスルー電流の経路をなくすこと
ができるものであり、これによりＭＯＳトランジスタ微
細化におけるパンチスルーの問題を確実に改善できる。
【００４０】また、本発明構成によれば、ＳＯＩ構造に
よる場合と同程度にＳ値の低減化をはかることができる
ので、充分にしきい値電圧Ｖthの低減化、したがって動
作電圧の低減化をはかることができる。
よる場合と同程度にＳ値の低減化をはかることができる
ので、充分にしきい値電圧Ｖthの低減化、したがって動
作電圧の低減化をはかることができる。
【００４１】また、本発明によれば、埋込み酸化領域１
４によってパンチスルー電流の経路をなくすという効果
を持たすものであるが、インパクトイオン化により生じ
たホールは、基体領域１１の他部に逃げしめることがで
きることから、寄生バイポーラトランジスタ効果の発生
を効果的に回避できる。
４によってパンチスルー電流の経路をなくすという効果
を持たすものであるが、インパクトイオン化により生じ
たホールは、基体領域１１の他部に逃げしめることがで
きることから、寄生バイポーラトランジスタ効果の発生
を効果的に回避できる。
【００４２】また、本発明においては、いわばバルク型
構成をとるので、前述したＳＯＩにおける問題点すなわ
ち製造方法の繁雑さ、信頼性、コスト高、寄生バイポー
ラトランジスタ効果、ドレイン電圧−ドレイン電流特性
のキンク等の問題を回避できる。
構成をとるので、前述したＳＯＩにおける問題点すなわ
ち製造方法の繁雑さ、信頼性、コスト高、寄生バイポー
ラトランジスタ効果、ドレイン電圧−ドレイン電流特性
のキンク等の問題を回避できる。
【００４３】また、本発明製法によれば、埋込み酸化領
域１４の形成を酸素のイオン注入によって形成するの
で、簡単、確実に埋込み酸化領域１４を所定位置に所定
の深さに形成することができ、再現性良く、所定のしき
い値電圧Ｖth、所定の特性例えばＩｄ−Ｖｇ、Ｉｄ−Ｖ
ｄ特性を有するＭＯＳトランジスタを形成することがで
きるなど多くのかつ重要な効果をもたらすことができ
る。
域１４の形成を酸素のイオン注入によって形成するの
で、簡単、確実に埋込み酸化領域１４を所定位置に所定
の深さに形成することができ、再現性良く、所定のしき
い値電圧Ｖth、所定の特性例えばＩｄ−Ｖｇ、Ｉｄ−Ｖ
ｄ特性を有するＭＯＳトランジスタを形成することがで
きるなど多くのかつ重要な効果をもたらすことができ
る。
【図１】本発明による絶縁ゲート型電界効果トランジス
タの一例の概略断面図である。
タの一例の概略断面図である。
【図２】本発明製法の一実施例の一工程における概略断
面図である。
面図である。
【図３】本発明製法の一実施例の一工程における概略断
面図である。
面図である。
【図４】本発明製法の一実施例の一工程における概略断
面図である。
面図である。
【図５】本発明製法の一実施例の一工程における概略断
面図である。
面図である。
【図６】従来の絶縁ゲート型電界効果トランジスタの一
例の概略断面図である。
例の概略断面図である。
【図７】従来の絶縁ゲート型電界効果トランジスタの一
例の概略断面図である。
例の概略断面図である。
【図８】本発明の説明に供するＭＯＳトランジスタのド
レイン電流−ゲート電圧特性曲線図である。
レイン電流−ゲート電圧特性曲線図である。
１１ 基体領域 １２ ゲート絶縁膜 １３ ゲート電極 １４ 埋込み酸化領域 １５ｓ ソース領域 １５ｄ ドレイン領域 ２１ 半導体基板
Claims (2)
- 【請求項１】 絶縁ゲート型電界効果トランジスタの半
導体基体領域中の、該半導体基体領域のチャネル形成部
上にゲート絶縁膜を介して形成されたゲート電極と対向
する部分に限定的に埋込み酸化領域が形成されたことを
特徴とする絶縁ゲート型電界効果トランジスタ。 - 【請求項２】 絶縁ゲート型電界効果トランジスタの半
導体基体領域中の、該半導体基体領域のチャネル形成部
上にゲート絶縁膜を介して形成されたゲート電極と対向
する部分に限定的に酸素イオンを注入して埋込み酸化領
域を形成することを特徴とする絶縁ゲート型電界効果ト
ランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116094A JPH07221301A (ja) | 1994-02-02 | 1994-02-02 | 絶縁ゲート型電界効果トランジスタとその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116094A JPH07221301A (ja) | 1994-02-02 | 1994-02-02 | 絶縁ゲート型電界効果トランジスタとその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221301A true JPH07221301A (ja) | 1995-08-18 |
Family
ID=11770292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116094A Pending JPH07221301A (ja) | 1994-02-02 | 1994-02-02 | 絶縁ゲート型電界効果トランジスタとその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221301A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027942A (ja) * | 2006-07-18 | 2008-02-07 | Oki Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| KR100815960B1 (ko) * | 2006-09-13 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| JP2016207829A (ja) * | 2015-04-22 | 2016-12-08 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
-
1994
- 1994-02-02 JP JP1116094A patent/JPH07221301A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008027942A (ja) * | 2006-07-18 | 2008-02-07 | Oki Electric Ind Co Ltd | 半導体デバイス及びその製造方法 |
| KR100815960B1 (ko) * | 2006-09-13 | 2008-03-21 | 동부일렉트로닉스 주식회사 | 반도체 소자 형성방법 |
| JP2016207829A (ja) * | 2015-04-22 | 2016-12-08 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子 |
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