JPH0778977A - 半導体装置 - Google Patents

半導体装置

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JPH0778977A
JPH0778977A JP5224247A JP22424793A JPH0778977A JP H0778977 A JPH0778977 A JP H0778977A JP 5224247 A JP5224247 A JP 5224247A JP 22424793 A JP22424793 A JP 22424793A JP H0778977 A JPH0778977 A JP H0778977A
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JP
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groove
layer
gate electrode
semiconductor device
substrate
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JP5224247A
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Hitomi Kawaguchiya
ひとみ 川口谷
Toru Ozaki
崎 徹 尾
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】 【目的】 サブスレッショルド係数の劣化を可及的に防
止する。 【構成】 第一導電型の半導体基板１上に形成された溝
と、この溝の表面に形成された絶縁膜５と、溝内に埋め
込まれた制御電極９と、溝に隣接する、半導体基板表面
に形成された第二導電型の第１の不純物層１２と、溝の
角部近傍または底部および角部近傍の半導体基板内に形
成された第二導電型の第２の不純物層８と、を備えてい
ることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特に電界効
果トランジスタの構造に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化が一段
と進み、半導体素子の微細化が著しい。中でもＭＯＳ型
ＦＥＴ等の電界効果トランジスタの微細化は代表的なも
のである。しかしながら、このようなＭＯＳ電界効果型
半導体装置の微細化を進めていくと、ドレイン近傍に電
界が集中し、この集中した部分にホットキャリアが多数
形成されてこのホットキャリアがゲート絶縁膜に捕獲さ
れてしまう。このため、ドレイン領域およびチャネル領
域の電気伝導度が変化して、ドレイン電流が低下した
り、しきい値電圧がシフトするなどＭＯＳ電界効果型半
導体装置の電気特性の低下が生じてしまう。
【０００３】上述の問題点を解決するために、ＬＤＤ構
造のＭＯＳ電界効果型半導体装置が提案されている。こ
のＬＤＤ構造の半導体装置は、ドレイン近傍の電界集中
を緩和するために、ソースおよびドレイン領域のチャネ
ルに接する部分にソースおよびドレイン領域よりも低濃
度の不純物領域を設けたものである。しかし、このＬＤ
Ｄ構造の半導体装置においても、更に微細化を進めてソ
ース領域とドレイン領域との間の実質的な距離（実効チ
ャネル長）を短くすると、ショートチャネル効果が発生
したり、パンチスルーが生じるなどの問題が起こる。
【０００４】これらの欠点を改善するために、図１４に
示すような埋め込みゲート構造の電界効果トランジスタ
が提案されている。図１４において、Ｐ型半導体基板８
１上に素子分離領域８２が形成され、更にゲート絶縁膜
８５を介してゲート電極８９が基板８１の素子領域内に
埋め込まれている。又、基板８１上の素子領域上にはソ
ース／ドレイン領域９１が形成され、このソース／ドレ
イン領域９１とゲート電極８９との間の基板８１の表面
には電界を緩和するためのＮ- 型半導体領域９３が形成
されている。又、ゲート電極８９の底部近傍の半導体基
板８１にはしきい値電圧を調整するためのＰ+ 型不純物
層からなるチャネル領域８７が形成されている。そし
て、これらの半導体装置には層間絶縁膜９５が形成さ
れ、更にソース／ドレイン領域９１とのコンタクトを取
るための配線層９７が形成されている。
【０００５】
【発明が解決しようとする課題】しかし、図１４に示
す、埋め込みゲート型の半導体装置においては、ゲート
電極８９の底の角部での電界が発散するために、平面ゲ
ート型の半導体装置に比べてサブスレッショルド係数Ｓ
が劣化（大きくなる）してしまうという問題があった。
【０００６】なお、サブスレッショルド係数ＳはＩｄを
ドレイン電流、ＶG をゲート電圧とすると、 Ｓ＝（△ｌｏｇＩｄ）／△ＶG で表わされる。
【０００７】本発明は上記事情を考慮してなされたもの
であって、サブスレッショルド係数の劣化を可及的に防
止することのできる埋め込みゲート構造のＭＯＳ電界効
果型半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】第１の発明による半導体
装置は、第一導電型の半導体基板上に形成された溝と、
この溝の表面に形成された絶縁膜と、前記溝内に埋め込
まれた制御電極と、前記溝に隣接する、前記半導体基板
表面に形成された第二導電型の第１の不純物層と、前記
溝の角部近傍または底部および角部近傍の前記半導体基
板内に形成された第二導電型の第２の不純物層と、を備
えていることを特徴とする。
【０００９】又、第２の発明による半導体装置は、第一
導電型の半導体基板上に形成された溝と、この溝の表面
に形成された第１の絶縁膜と、この溝内に埋め込まれた
制御電極と、前記溝に隣接する、前記半導体基板表面に
形成された第二導電型の不純物層と、を備え、前記制御
電極は第２の絶縁膜を介して第１および第２の領域に分
割されており、この第１および第２の領域の材料は各々
異なる仕事関数を有していることを特徴とする。
【００１０】
【作用】上述のように構成された第１の発明の半導体装
置によれば、溝の角部近傍または底部および角部近傍の
半導体基板内に半導体基板と異なる導電型の不純物層が
形成されている。これにより溝の角部でのサブスレッシ
ョルド係数の劣化を防止することが可能となり、埋め込
みゲート構造のサブスレッショルド係数の劣化を防止す
ることができる。
【００１１】又、上述のように構成された第２の発明の
半導体装置によれば、溝内に埋め込まれた制御電極が第
２の絶縁膜を介して第１および第２の領域に分割され、
これらの第１および第２の領域を構成する材料の仕事関
数は異なっている。
【００１２】これにより、溝の角部のサブスレッショル
ド係数の劣化を防止することが可能となり、埋め込みゲ
ート構造のサブスレッショルド係数の劣化を防すること
ができる。
【００１３】
【実施例】第１の発明による半導体装置の一実施例の断
面を図１に示すこの実施例の半導体装置は埋め込みゲー
ト構造の電界効果型トランジスタであって、Ｐ型の半導
体基板１の表面に溝部が設けられ、この溝部にゲート酸
化膜５を介してゲート電極９が埋め込まれている。又、
基板１の表面にはＮ- 型半導体領域７及びソース／ドレ
イン領域１２が設けられており、このソース／ドレイン
領域１２は層間絶縁膜１０を介して配線層１３が接続さ
れている。そして、ゲート電極９の底部およびこの底部
の角部近傍の半導体基板１にはＮ型の拡散層８が形成さ
れている。このようにゲート電極９の底部および角部近
傍の半導体基板１にＮ型の拡散層が形成されたことによ
り、角部でのサブスレッショルド係数の劣化を防止でき
る。なお、この場合のしきい値電圧の設定はゲート電極
９の材料によって行う。
【００１４】次に上記実施例の半導体装置の製造方法を
図２および図３を参照して説明する。まず、図２（ａ）
に示すように、素子分離領域（図示せず）が形成された
Ｐ型のシリコン基板１の表面に酸化膜（例えば酸化シリ
コン膜）２、窒化膜（例えば窒化シリコン膜）３、およ
びレジストパターン層４を順次形成し、このレジストパ
ターン層４をマスクとして窒化膜３、酸化膜２を異方性
エッチングを用いてパターニングする。そして、レジス
トパターン層４、窒化膜３、および酸化膜２をマスクに
して例えば反応性イオンエッチングを用いて異方的に半
導体基板１をエッチングし、溝部を形成する。
【００１５】続いて、レジストパターン層４を除去した
後、溝部の露出した表面を、例えば熱処理することによ
り酸化して、酸化シリコン膜５を形成する（図２（ｂ）
参照）。次に、溝部を多結晶シリコンで埋め込むため
に、基板１の全面に例えばＣＶＤを用いて多結晶シリコ
ン層６を堆積した後、窒化膜３の表面が露出するまでエ
ッチバックする（図２（ｃ）参照）。その後、全面にＮ
型の不純物をイオン注入することにより、基板１の表面
にＮ- 型の不純物層７を形成する（図２（ｃ）参照）。
【００１６】続いて、窒化膜３および溝内の多結晶シリ
コン層６を選択的にエッチング除去した後、Ｎ型不純物
をイオン注入して、溝の底部および角部近傍の半導体基
板１にＮ型の不純物層８を形成する（図２（ｄ）参
照）。
【００１７】次に図３（ａ）に示すように溝部を導電性
の多結晶シリコンで埋め込むために、基板１の全面にＣ
ＶＤを用いて多結晶シリコン層９を形成し、酸化膜２の
表面が露出するまでエッチバックし、溝内に導電性の多
結晶シリコンからなるゲート電極９を形成する。続い
て、基板１の全面に層間絶縁膜１０を形成した後、レジ
ストパターン層１１を形成し、このレジストパターン層
１１をマスクにしてソース／ドレイン領域とのコンタク
トを取るためコンタクト孔を層間絶縁膜１０に開孔する
（図３（ｂ）参照）。そしてＮ型不純物を基板１にイオ
ン注入することによりＮ- 不純物領域７内にＮ+ 不純物
層からなるソース／ドレイン領域１２を形成する（図３
（ｂ）参照）。続いて、レジストパターン層１１を除去
した後、配線層１３を形成して、パターンニングするこ
とによりソース／ドレイン電極１３を形成し、図１に示
す半導体装置を完成する。
【００１８】なお、上記実施例においてはＮ型の不純物
層８は溝の底部および角部近傍の基板１内に形成した
が、溝の角部近傍の基板１内に形成しても同等の効果を
得ることができる。
【００１９】次に第２の発明による半導体装置の第１の
実施例の断面を図４に示す。この実施例の半導体装置は
埋め込みゲート構造の電界効果トランジスタであって、
図１に示す半導体装置において、Ｎ型不純物層８を形成
する代わりに、溝内に異なる仕事関数を有するゲート電
極材からなる層２１，２５を薄い酸化膜２２を介して積
層したものである。ここで下層２１，上層２５の各々の
材料の仕事関数をφg1，φg2とし、シリコン基板１の仕
事関数をφSUB とすると、 φg1＜φSUB ＜φg2 …(1) の関係を満たしている。
【００２０】このように構成される半導体装置において
は、溝底部および溝角部のゲート電極は、下層２１，基
板１，上層２５の仕事関数が(1) 式を満たしているから
溝側面よりも早く反転層が形成され、角部でのサブスレ
ッショルド係数Ｓの劣化を防止することができる。な
お、この場合、電界効果トランジスタのしきい値電圧は
上層のゲート電極２５の材料によって調整することにな
る。
【００２１】次に第２の発明の第１の実施例の製造方法
を図５を参照して説明する。まず、第１の発明の実施例
の図２（ａ），（ｂ）に示す工程と同様の工程を行って
Ｐ型半導体基板１に溝を形成した後、溝の表面に酸化膜
５、例えば酸化シリコン膜を形成する（図５（ａ）参
照）。続いて、下層のゲート電極となる導電層、例えば
多結晶シリコン層２１を形成して溝を埋め込んだ後（図
５（ａ）参照）、多結晶シリコン層２１をエッチバック
し、溝の底部および角部に多結晶シリコン層２１を残す
（図５（ｂ）参照）。そして多結晶シリコン層２１の表
面を酸化し、薄い酸化シリコン膜を形成する（図５
（ｃ）参照）。
【００２２】次に、全面に多結晶シリコン２３を堆積し
て溝を埋め込んだ後、この多結晶シリコン層２３を窒化
膜３の表面が露出するまでエッチバックする（図５
（ｄ）参照）。続いて基板１の表面にＮ型の不純物をイ
オン注入してＮ- 型の不純物層１２を形成する（図５
（ｄ）参照）。その後、多結晶シリコン層２３および窒
化膜３を選択的にエッチングし除去する（図５（ｅ）参
照）。
【００２３】次に図５（ｆ）に示すように、上層のゲー
ト電極となる導電層、例えば多結晶シリコン層２５を溝
内に埋め込む。その後、第１の発明の実施例の図３
（ｂ）に示す工程以降の工程と同様の工程を行って図４
に示す電界効果型トランジスタを完成する。
【００２４】次に第２の発明による半導体装置の第２の
実施例の断面を図６に示す。この実施例の半導体装置は
埋め込みゲート構造の電界効果トランジスタであって、
図４に示す第１の実施例において、下層のゲート電極２
１，酸化膜２２，上層のゲート電極２５の形状を変えた
ものである。図６において、下層のゲート電極３１は中
央に凹部が設けられ、この凹部を埋め込むように薄い酸
化膜３３を介して上層のゲート電極３６が溝内に形成さ
れている。
【００２５】次にこの第２の発明の第２の実施例の製造
方法を図７および図８を参照して説明する。まず、第１
の実施例と同様にして半導体基板１上にゲート電極を埋
め込むための溝を形成した後、溝の表面を酸化し、酸化
シリコン膜５を形成する（図７（ａ）参照）。続いて、
溝を埋め込まない程度の膜厚の多結晶シリコン層３１を
形成する（図７（ａ）参照）。その後、溝を埋め込むよ
うにフォトレジスト層３２を形成する（図７（ｂ）参
照）。
【００２６】次に、レジスト層３２を全面露光し、溝の
底部にのみレジスト層３２を残す（図７（ｃ）参照）。
その後、等方性のエッチングを用いて多結晶シリコン層
３１をエッチング除去する。すると溝の底部の多結晶シ
リコン層３２はレジスト層３２に覆われていることによ
り残る（図７（ｄ）参照）。その後レジスト層３２を除
去した後、凹部が形成された多結晶シリコン層３１の表
面を酸化し、その表面に酸化シリコン膜３３を形成する
（図８（ａ）参照）。続いて、多結晶シリコン層３４を
形成し、窒化膜３の表面が露出するまで多結晶シリコン
膜３４をエッチングすることにより、多結晶シリコン層
３４を溝に埋め込む（図８（ａ）参照）。そして、基板
１の表面にＮ型の不純物をイオン注入することにより、
Ｎ- 型の不純物層７を形成する（図８（ｂ）参照）。そ
の後、多結晶シリコン層３４および窒化膜３を選択的に
除去した後、上層のゲート電極となる導電層、例えば多
結晶シリコン層３６を堆積する（図８（ｃ）参照）。続
いて多結晶シリコン層３６をエッチバックすることによ
り溝に多結晶シリコン層３６を埋め込む（図８（ｄ）参
照）。
【００２７】以下、第１の実施例の図５（ｆ）以降の工
程と同様の工程を行うことにより、図６に示す電界効果
トランジスタが完成する。
【００２８】なお、この第２の実施例においては、下層
のゲート電極３１、基板１、上層のゲート電極の各々の
仕事関数φg1，φSUB ，φg2は、第１の実施例の場合と
同様に、前述の（１）式を満たしていることは言うまで
もない。
【００２９】以上説明したように第２の実施例は、第１
の実施例と同様の効果を有するとともに、下層のゲート
電極３１と上層のゲート電極３６との相対する面積が第
１の実施例の場合に比べて大きくなるため、カップリン
グ容量が大きくなり、第１の実施例の場合よりも高速動
作が可能となる。
【００３０】次に第２の発明による半導体装置の第３の
実施例の断面を図９に示す。この実施例の半導体装置は
埋め込みゲート構造の電界効果トランジスタであって、
図４に示す第１の実施例において、溝内の２層のゲート
電極の形状を変えたものである。図９において、第１の
ゲート電極４３（図４の下層のゲート電極に対応する）
は溝の角部から側面に沿って設けられ、第２のゲート電
極４５（図４の上層のゲート電極２５に対応する）が溝
の中央部に埋め込まれている。なお、ゲート電極４３と
４５の間には、薄い酸化膜４４が形成されている。そし
て、第１のゲート電極４３、Ｐ型基板１、第２のゲート
電極４５の各々の仕事関数をφg1，φSU B ，φg2とする
と、これらの仕事関数は第１の実施例と同様に前述の
（１）式を満たしている。
【００３１】次にこの第３の実施例の製造方法を図１０
を参照して説明する。まず、第１の発明の実施例の図２
（ｃ）に示す工程までと同様の工程を行ない、溝部に多
結晶シリコン層４１を埋め込み、Ｎ型の不純物をイオン
注入することにより、基板１の表面にＮ- 型の不純物層
７を形成する（図１０（ａ）参照）。次に窒化膜３およ
び溝内の多結晶シリコン層４１を選択的にエッチング除
去した後、図１０（ｂ）に示すように、第１のゲート電
極となる導電層、例えば多結晶シリコン層４３を、溝が
完全に埋め込まれない程度の厚さに形成する。続いて、
異方性エッチングを用いて多結晶ポリシリコン層４３を
エッチングして、溝の側面に多結晶シリコン層４３を残
す（図１０（ｃ）参照）。
【００３２】次に多結晶ポリシリコン層４３の表面を酸
化して薄い酸化ポリシリコン膜４４を形成する（図１０
（ｄ）参照）。続いて第２のゲート電極となる導電層、
例えば多結晶ポリシリコン層４５を堆積し（図１０
（ｅ）参照）、酸化膜２の表面が露出するまでエッチバ
ックすることによって多結晶ポリシリコン層４５を溝内
に埋め込む（図１０（ｆ）参照）。以下、第１の実施例
の図５（ｆ）に工程後の工程と同様の工程を行って図９
に示す埋め込ゲート構造の電界効果トランジスタを完成
する。
【００３３】この第３の実施例の半導体装置も第１の実
施例の半導体装置と同様の効果を有することは言うまで
もない。更に、第１の実施例においては、溝の深さがば
らついて浅くなったりすると、ショートチャネル効果が
現われてくるが、この第３の実施例においては、しきい
値を決定している領域が溝の底部の中央付近の領域であ
り、ドレイン領域と離れているため、溝の深さのばらつ
きに対してショートチャネル効果が抑えられるという効
果を有している。
【００３４】次に第２の発明による半導体装置の第４の
実施例の断面を図１１に示す。この実施例の半導体装置
は埋め込みゲート構造の電界効果トランジスタであっ
て、図４に示す第１の実施例において、溝内の２層のゲ
ート電極の形状を変えたものである。すなわち図１１に
おいて、第１のゲート電極５３が溝の底部及び側面に沿
って形成され、そして、底部が比較的厚く側部が薄い酸
化膜５４を介して第２のゲート電極５５が溝に埋め込ま
れている。なお、ゲート電極５３、基板１、ゲート電極
５５の仕事関数を各々φg1，φSUB ，φg2とすると、こ
れらの仕事関数は前述の（１）式を満していることは言
うまでもない。
【００３５】この第４の実施例の電界効果トランジスタ
は、ゲート電極５５の材料の仕事関数によって、ゲート
電極５３の材料のフェルミレベルを変化させ、電界効果
トランジスタのしきい値電圧を設定することができる。
又、溝の底部および角部とゲート電極５５との間には厚
い絶縁膜５４が形成されているために、ゲート電極５３
はゲート電極５５の影響を受けることかなく、φg1＜φ
SUB となる関係を満している。これにより、溝の底部の
方が側面部に比べて反転層が早く形成され、角部でのサ
ブスレッショルド係数Ｓの劣化を防止することができ
る。
【００３６】なお、第１の実施例においてはゲート電極
２５の材料と基板との仕事関数の差によってしきい値電
圧が決定されていたが、第４の実施例においては、ゲー
ト電極５３の膜厚およびゲート電極５３，５５の仕事関
数の組合せによってしきい値電圧を決定することができ
る。
【００３７】次に、この第４の実施例の半導体装置の製
造方法を図１２および図１３を参照して説明する。ま
ず、第１の発明の実施例の図２（ｃ）に示す工程までと
同様の工程を行って、基板１上に溝を形成し、この溝を
多結晶シリコン層５１を用いて埋め込み、更にＮ型の不
純物をイオン注入することによって基板１の表面にＮ-
型の不純物層７を形成する（図１２（ａ）参照）。そし
て窒化膜３および溝内の多結晶シリコン層５１を選択的
に除去した後、第１のゲート電極となる導電層、例えば
多結晶シリコン層５３を、溝を埋め込まないように薄く
形成する（図１２（ｂ）参照）。
【００３８】次に、例えばシリコン酸化膜からなる絶縁
膜５４を堆積して、上記溝を埋め込む（図１２（ｃ）参
照）。続いて、絶縁膜５４をエッチバックし、溝の底部
に比較的厚い絶縁膜５４を残す（図１２（ｄ）参照）。
その後、異方性エッチングを用いて多結晶シリコン層５
３をエッチングし、この多結晶シリコン層５３を溝の側
面にのみ残す（図１３（ａ）参照）。そして、多結晶シ
リコン層５３の表面を薄く酸化した後、第２のゲート電
極となる導電層、例えば多結晶シリコン層５５を形成
し、この多結晶シリコン層５５をエッチングすることに
よって溝に埋め込む（図１３（ｂ）参照）。以下第３の
実施例の図１０（ｆ）の工程と同様の工程を行って図１
１に示す埋め込みゲート構造の電界効果トランジスタを
完成する。
【００３９】なお、本発明は上述の実施例に限定される
ものではない。例えば、本発明は実施例で説明したｎチ
ャネルＮＯＳＦＥＴに限らず、ｐチャネルＭＯＳＦＥＴ
や、他の電界効果トランジスタ、例えばＭＥＳＦＥＴな
どに対しても適用可能であることはいうまでもない。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
サブスレッショルド係数の劣化を可及的に防止すること
のできる埋め込みゲート構造の半導体装置を得ることが
できる。
【図面の簡単な説明】
【図１】第１の発明による半導体装置の一実施例の構成
を示す断面図。
【図２】図１に示す実施例の半導体装置の製造工程を示
す工程断面図。
【図３】図１に示す実施例の半導体装置の製造工程を示
す工程断面図。
【図４】第２の発明による半導体総他の第１の実施例の
構成を示す断面図。
【図５】図４に示す第１の実施例の半導体装置の製造工
程を示す工程断面図。
【図６】第２の発明の第２の実施例の構成を示す断面
図。
【図７】図６に示す第２の実施例の製造工程を示す工程
断面図。
【図８】図６に示す第２の実施例の製造工程を示す工程
断面図。
【図９】第２の発明の第３の実施例の構成を示す断面
図。
【図１０】図９に示す第３の実施例の製造工程を示す工
程断面図。
【図１１】第２の発明による第４の実施例の構成を示す
断面図。
【図１２】図１１に示す第４の実施例の製造工程を示す
工程断面図。
【図１３】図１１に示す第４の実施例の製造工程を示す
断面図。
【図１４】従来の半導体装置の構成を示す断面図。
【符号の説明】
１ Ｐ型半導体基板 ２ 絶縁膜 ３ 窒化膜 ４ フォトレジスト ５ 絶縁膜（酸化シリコン膜） ６ 多結晶シリコン層 ７ Ｎ- 型不純物層 ８ Ｎ型不純物層 ９ 多結晶シリコン層（ゲート電極） １０ 層間絶縁膜 １１ フォトレジスト １２ Ｎ+ 型不純物層 １３ 金属配線層 ２１ ゲート電極（多結晶シリコン層） ２２ 酸化シリコン膜 ２５ ゲート電極（多結晶シリコン層） ３１ ゲート電極（多結晶シリコン層） ３３ 酸化シリコン膜 ３６ ゲート電極（多結晶シリコン層） ４３ ゲート電極（多結晶シリコン層） ４４ 酸化シリコン膜 ４５ ゲート電極（多結晶シリコン層） ５３ ゲート電極（多結晶シリコン層） ５４ 絶縁膜 ５５ ゲート電極（多結晶シリコン層）

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】第一導電型の半導体基板上に形成された溝
    と、この溝の表面に形成された絶縁膜と、前記溝内に埋
    め込まれた制御電極と、前記溝に隣接する、前記半導体
    基板表面に形成された第二導電型の第１の不純物層と、
    前記溝の角部近傍または底部および角部近傍の前記半導
    体基板内に形成された第二導電型の第２の不純物層と、
    を備えていることを特徴とする半導体装置。
  2. 【請求項２】第一導電型の半導体基板上に形成された溝
    と、この溝の表面に形成された第１の絶縁膜と、この溝
    内に埋め込まれた制御電極と、前記溝に隣接する、前記
    半導体基板表面に形成された第二導電型の不純物層と、
    を備え、 前記制御電極は第２の絶縁膜を介して第１および第２の
    領域に分割されており、この第１および第２の領域の材
    料は各々異なる仕事関数を有していることを特徴とする
    半導体装置。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329860A (ja) * 2001-04-28 2002-11-15 Hynix Semiconductor Inc 高電圧素子及びその製造方法
JP2007013080A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法
JP2007242943A (ja) * 2006-03-09 2007-09-20 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置の製造方法
JP2008084995A (ja) * 2006-09-26 2008-04-10 Sharp Corp 高耐圧トレンチｍｏｓトランジスタ及びその製造方法
JP2009525612A (ja) * 2006-02-02 2009-07-09 マイクロン テクノロジー， インク． 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法
WO2014125950A1 (ja) * 2013-02-18 2014-08-21 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002329860A (ja) * 2001-04-28 2002-11-15 Hynix Semiconductor Inc 高電圧素子及びその製造方法
JP2007013080A (ja) * 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法
JP2009525612A (ja) * 2006-02-02 2009-07-09 マイクロン テクノロジー， インク． 電界効果トランジスタを形成する方法、およびトランジスタゲートアレイとゲートアレイ周辺回路を含む集積回路を形成する方法
JP2007242943A (ja) * 2006-03-09 2007-09-20 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置の製造方法
JP2008084995A (ja) * 2006-09-26 2008-04-10 Sharp Corp 高耐圧トレンチｍｏｓトランジスタ及びその製造方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
WO2014125950A1 (ja) * 2013-02-18 2014-08-21 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法

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