JP2002329860A - 高電圧素子及びその製造方法 - Google Patents

高電圧素子及びその製造方法

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Abstract

(57)【要約】 【課題】 本発明は、耐電圧特性を向上させるととも
に素子のサイズを小さくして集積度を向上させることが
できる高電圧素子及びその製造方法を提供する。 【解決手段】 本発明は、基板表面部にドリフト領域と
ソース／ドレインイオン注入領域とを形成させ、その基
板にドリフト領域より深くトレンチを形成させ、そのト
レンチの底面部分に沿ってチャネル３６を形成させる。
そのトレンチの両側にバッファ用導電膜３８ａを分離し
て形成させ、その間にゲート電極４２ａを絶縁膜を介し
て形成させた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子及びそ
の製造方法に関するもので、特に、ゲート電極に印加さ
れる高電圧に対する耐電圧特性を向上させた高電圧素子
及びその製造方法に関する。
【０００２】
【従来の技術】一般に、高電圧を用いる外部システムが
集積回路によって制御される場合、集積回路は内部に高
電圧制御のための素子が必要となる。そのような素子は
高いブレークダウン電圧を有する構造を必要とする。す
なわち、高電圧が直接印加されるトランジスタのドレイ
ンまたはソースにおいてはドレイン及びソースと半導体
基板間のパンチスルー電圧と、ドレイン及びソースとウ
ェルまたは基板間のブレークダウン電圧とが印加される
高電圧より大きくなければならない。高電圧用半導体素
子としては、一般に、ＰＮダイオードを内装したＤＭＯ
Ｓが用いられているが、これはドレイン領域を二重の不
純物拡散領域として形成してトランジスタのパンチスル
ー電圧とブレークダウン電圧を高め、ソースとドレイン
領域との間にＰＮダイオードを形成してトランジスタの
オフ時の過電圧によって素子が破壊される現象を防止す
るようにしている。
【０００３】以下、添付の図面を参照して従来技術によ
る高電圧素子及びその製造方法に対して説明する。図１
は従来の第１例の高電圧素子の断面図であり、図２は従
来の第２例の高電圧素子の断面図である。代表的な高電
圧半導体の素子は水平拡散型モストランジスタ（Latera
l Diffused MOS:ＬＤＭＯＳ）と二重拡散型ドレイン（D
ouble Diffused Drain：ＤＤＤ）構造のモストランジス
タがあるが、その構成を図１ないし図２を参照して詳細
に説明する。
【０００４】図１はＤＭＯＳを横方向型に作ったＬＤＭ
ＯＳの構造を示す図面である。ＬＤＭＯＳはｎ型半導体
基板１１と、前記半導体基板１１の所定部分に形成され
たｐ型ウェル１２と、前記ｐ型ウェル１２内部の一領域
に所定深さに形成された高濃度ｎ型不純物層のドレイン
領域１３と、前記ｐ型ウェル１２と所定の距離離して配
置された高濃度ｎ型不純物層のソース領域１４とを含ん
でいる。図１の１６がゲートであり、半導体基板１１上
に形成させたゲート酸化膜１５の上に設けられている。
この例におけるゲート絶縁膜１５は、ドレイン領域１３
及びｐ型ウェル１２とこれに隣接した部分では第１厚さ
であり、前記ソース領域１４及びこれに隣接した箇所で
は前記第１厚さより厚い第２厚さである。また、ゲート
電極１６は、ゲート酸化膜１５の所定の領域上に形成さ
れるが、ドレイン領域１３及びこれに接するｐ型ウェル
１２とはそれらの上側でオーバーラップされ、ソース領
域１４とは一定距離離れているように形成されている。
前記ゲート酸化膜１５を貫通して前記ドレイン領域１３
及びソース領域１４にそれぞれ接続されるドレインコン
タクト１７及びコンタクト１８を含めてからなる。
【０００５】図２は従来の二重拡散ドレイン構造の高電
圧トランジスタ構造を示す図であって、ｐ型基板２１上
にゲート酸化膜２５を形成し、その上の所定部分にゲー
ト電極２６を形成するとともにその両側にドレイン電極
２７とソース電極２８が配置されている。基板内部には
ゲート電極２６の下の両側にゲート電極２６の縁部、す
なわちエッジ部分に一定部分がオーバーラップされてそ
れぞれソース電極２８、ドレイン電極２７にまで広がる
所定深さのｎ型ドリフト領域２２が形成され、その領域
２２のドレイン電極側の内部に高濃度ｎ型のドレイン領
域２３が形成されるとともに、ソース電極２８側のドリ
フト領域２２内に高濃度のｎ型ソース領域２４が形成さ
れている。ドレイン電極２７はゲート酸化膜２５を貫通
してドレイン領域２３と接触しており、ソース電極２８
は同様にゲート酸化膜２５を貫通してソース領域２４に
接続されている。
【０００６】しかしながら、前記のような従来の高電圧
素子では耐電圧特性を向上させるために、ゲート電極エ
ッジと高濃度のソース／ドレイン領域間の距離すなわ
ち、ドリフト領域の横方向の長さを増加させなければな
らない。このように、ドリフト領域の長さを長くすると
高電圧素子のサイズが大きくならざるを得ず、従って集
積度が低下するというという問題があった。
【０００７】
【発明が解決しようとする課題】本発明は、上記従来技
術の問題点を解決するためのもので、耐電圧特性を向上
させるとともに素子のサイズを小さくして集積度を向上
させるのに適した高電圧素子及びその製造方法を提供す
ることが目的である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明による高電圧素子は、表面から下に所定の深さ
に垂直な側面を有する第１領域と第１領域の両側にその
底面の位置より高い位置にある第２、３領域を有する基
板と、前記第１領域の垂直な側面の第２，第３領域より
下の基板に第１領域に沿って形成されるチャネル領域
と、前記垂直な側面を含む第１領域の内面に形成される
第１絶縁膜と、前記第１領域の両側の側面に分離させて
形成したバッファ用導電膜と、前記バッファ用導電膜の
間にリセス部分を備えるように形成された第２絶縁膜
と、リセス部内面に形成された第３絶縁膜によって絶縁
されてリセス部分を満たすとともにバッファ用導電膜と
一部オーバーラップされて形成されたゲート電極と、前
記第２、３領域に第１深さで各々形成されるドリフト領
域と、前記第２、３領域に第１深さより浅い第２深さか
らなるソース／ドレインを含むことを特徴とする。
【０００９】また、本発明方法は、半導体基板にドリフ
ト領域を形成するステップと、前記ドリフト領域内にソ
ース／ドレインイオン注入領域を形成するステップと、
前記半導体基板の一領域に前記ドリフト領域より深いト
レンチを形成するステップと、トレンチを含む基板全表
面に第１絶縁膜を形成し、その上に第１導電膜を形成す
るステップと、前記第１導電膜を選択的に除去して前記
トレンチの両側面に分離されたバッファ用導電膜を形成
するステップと、前記トレンチの底の部分に所定厚さの
第２絶縁膜を形成するステップと、前記バッファ用導電
膜を含む基板全表面に第３絶縁膜を形成し、その上に第
２導電膜を形成するステップと、前記第２導電膜と前記
第３絶縁膜を選択的に除去して前記トレンチ上部及びそ
の両側のバッファ用導電膜上にゲート電極を形成するス
テップととからなることを特徴とする。
【００１０】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。図３ａないし図３ｐは本発明
の実施形態による高電圧素子の製造工程の断面図であ
る。本発明による高電圧素子の構造を製造工程の最後の
工程を示す図３ｐに従って説明する。ドリフトイオンが
注入されたドリフト領域３２とソース／ドレインイオン
を注入させたソース／ドレインイオン注入領域３３を形
成させた半導体基板３１のゲート電極を形成させる箇所
にトレンチ３５を形成させる。このトレンチは両側面が
垂直である。このトレンチの箇所が第１領域である。第
２、第３領域がトレンチ外のドリフト領域３２とソース
／ドレインイオン注入領域３３である。ドリフト領域３
２はソース／ドレインイオン注入領域３３より深く形成
させ、トレンチ３５はドリフト領域３２よりさらに深く
掘り下げる。そのトレンチの底面とドリフト領域３２か
ら下の垂直な側面に沿ってチャネル領域３６が形成され
ている。トレンチ３５の内面には第１酸化膜３７が形成
されている。この第１酸化膜３７が形成されたトレンチ
３５の両側面側にはバッファ用導電膜としてのバッファ
ポリシリコン膜３８ａが形成されるとともにその双方の
膜３８ａの間の下側に第２酸化膜４０ａが形成されてい
る。第２酸化膜４０ａをトレンチの下の部分にだけ形成
させたので、膜３８ａと酸化膜４０ａとによってトレン
チ内にリセス部が形成されている。そのリセス部内に第
３酸化膜４１を介してゲート電極４２ａが形成されてい
る。このゲート電極４２ａはトレンチ３５内だけでな
く、図示のようにバッファポリシリコン膜３８ａの上に
も広がるように形成されている。すなわちＴ字型に形成
されている。第３酸化膜４１はゲート電極４２ａをバッ
ファポリシリコン膜３８ａから絶縁させるためのもので
ある。ゲート電極４２ａを覆うように基板全面に層間絶
縁膜４４ａが形成され、その層間絶縁膜４４ａを貫通し
てソース／ドレインイオン注入領域３３とゲート電極４
２ａにそれぞれ接続されるドレインコンタクト４６ａ、
ゲートコンタクト４６ｂ、ソースコンタクト４６ｃが形
成されている。ここで、第２酸化膜４０ａの厚さはゲー
ト電極４２ａに印加される高電圧に対する耐電圧特性を
有するように十分に厚く形成されている。
【００１１】以下本発明実施形態による高電圧素子の製
造方法を示す。なお、図は１トランジスタの領域のみを
示す。図３ａに示すように、半導体基板３１に低濃度ｎ
型（ｎ−）の不純物イオンを第１深さで注入してドリフ
トイオン注入領域となるドリフト領域３２を形成し、ド
リフト領域３２が形成された半導体基板３１に高濃度ｎ
型（ｎ＋）の不純物イオンを第１深さより浅い第２深さ
で注入してソース／ドレインイオン注入領域３３を形成
する。このとき、高濃度ｎ型の不純物イオン濃度はドレ
インエンジニアリングが実施されるときの希望する高電
圧に合わせる。
【００１２】図３ｂに示すように半導体基板３１上に第
１フォトレジスト３４を塗布し、露光及び現象工程に半
導体基板３１の一領域が露出されるように第１フォトレ
ジスト３４をパターニングする。そのパターニングされ
た第１フォトレジスト３４をマスクとして第１深さより
深い第３深さに、すなわちドリフト領域３２より深く半
導体基板３１を除去してトレンチ３５を形成した後に第
１フォトレジスト３４を除去する。トレンチを形成させ
た後、図３ｃに示すように、全面にチャネルイオンを注
入してトレンチ３５のドリフト領域３２より下側の側面
と底面にチャネル領域３６を形成する。この時トレンチ
３５の底面だけでなく側面にもチャネルイオンが均等に
注入されるようにチルトイオン注入工程を行う。
【００１３】次に、図３ｄに示すように、トレンチ３５
を含む半導体基板３１の全面に第１酸化膜３７を堆積さ
せる。この第１酸化膜３７はトレンチ３５の底面と側面
でゲート酸化膜の役割を果たす。
【００１４】ゲート酸化膜となる第１酸化膜３７を形成
させた後、図３ｅに示すように、トレンチ３５が形成さ
れている半導体基板３１の全面に第１ポリシリコン膜３
８を堆積させる。この第１ポリシリコン膜３８はトレン
チ３５を完全に埋めるように十分に厚く形成する。
【００１５】次に図３ｆに示すように、エッチバック工
程でトレンチ３５内部にだけ残るように第１ポリシリコ
ン膜３８を平坦化させる。
【００１６】このように平坦化させた半導体基板３１の
全面に、図３ｇに示すように、第２フォトレジスト３９
を塗布し露光及び現象工程でトレンチ３５の中央部分で
第１ポリシリコン膜３８が露出されるように第２フォト
レジスト３９をパターニングする。すなわち、第１ポリ
シリコン膜３８のトレンチ３５の両脇に形成された部分
が第２フォトレジスト３９によってマスキングされるよ
うに、第２フォトレジスト３９をパターニングする。ま
た、パターニングされた第２フォトレジスト３９はマス
クを用いたエッチング工程で第１ポリシリコン膜３８を
選択的に除去してトレンチ３５の両側面にバッファポリ
シリコン膜３８ａを形成する。
【００１７】バッファポリシリコン膜形成工程の終了
後、図３ｈに示すように、第２フォトレジスト３９を除
去し、トレンチ３５の両側面に形成されたバッファポリ
シリコン膜３８ａ間を絶縁させると共にチャネル酸化膜
としての役割を果たす絶縁膜を形成させるために、トレ
ンチ３５を含む半導体基板３１の全面に第２酸化膜４０
を蒸着する。
【００１８】第２酸化膜を全面に形成させた後、図３ｉ
に示すように、エッチバック工程でトレンチ３５の下側
の部分にだけ残るように、第２酸化膜４０を選択的に除
去する。この時、トレンチ３５の下部に残存する第２酸
化膜４０ａの厚さは後に形成されるゲート電極に印加さ
れる電圧に対して十分な耐電圧特性を有するように十分
に厚く形成する。
【００１９】次に図３ｊ及び図３ｋに示すように半導体
基板３１の全表面上に第３酸化膜４１を成膜した後にト
レンチ３５内を含む半導体基板３１の全面に第２ポリシ
リコン膜４２を堆積させる。
【００２０】次に図３ｌに示すように第２ポリシリコン
膜４２上に第３フォトレジスト４３を塗布し、露光及び
現象工程で第３フォトレジスト４３を選択的にパターニ
ングする。その際、バッファポリシリコン膜３８ａ間に
形成された第２ポリシリコン膜４２とその両脇の部分に
残るようにする。すなわち、左右のバッファポリシリコ
ン膜３８ａのそれぞれのほぼ中央部の間に残るようにす
る。そのようにパターニングされた第３フォトレジスト
４３をマスクとして第２ポリシリコン膜４２を選択的に
除去してゲート電極４２ａを形成し、第３フォトレジス
ト４３を除去する。
【００２１】ゲート電極４２Ａを形成させた後、図３ｍ
及び図３ｎに示すように、半導体基板３１の全面に層間
絶縁膜４４を形成する。そして、ソース／ドレインイオ
ン注入領域３３とゲート電極４２ａの上部表面が露出さ
れるように層間絶縁膜４４を選択的に除去してコンタク
トホール４５を形成する。層間絶縁膜４４はＢＰＳＧ膜
(Boron Phosphorus Silicate Glass)を用いて形成す
る。
【００２２】その後、図３ｏに示すように、コンタクト
ホール４５を含む全面に金属膜を蒸着した後、その金属
膜上に第４フォトレジスト４７を塗布する。露光及び現
象工程で３箇所のコンタクトホール４５の箇所にその幅
よりわずかに広い幅で残るように第４フォトレジスト４
７を選択的にパターニングし、これをマスクとして金属
膜を選択的に除去して、互いに分離されたドレインコン
タクト４６ａ、ゲートコンタクト４６ｂ、ソースコンタ
クト４６ｃを形成する。
【００２３】次に図３ｐに示すように、第４フォトレジ
スト４７を除去して本発明による高電圧素子を完成す
る。本発明による高電圧素子はゲート電極４２ａに高い
電圧が印加されてもバッファポリシリコン膜３８ａがこ
れを分割して緩衝させる役割を果たす。
【００２４】
【発明の効果】以上説明したように、本発明の高電圧素
子及びその製造方法によると、次のような効果がある。
第一、バッファ用ポリシリコン膜がゲート電極に印加さ
れる高電圧に対する緩衝の役割を果たして高電圧素子の
耐電圧特性を向上できるので十分に大きい高圧下でも動
作できる。第二、耐電圧特性に優れる高電圧素子を簡単
な工程で製造できる。
【図面の簡単な説明】
【図１】従来の第１実施形態による高電圧素子の断面図
である。
【図２】従来の第２実施形態による高電圧素子の断面図
である。
【図３ａないし３ｐ】本発明の第１実施形態による高電
圧素子の製造工程の断面図である。
【符号の説明】
３１ 半導体基板 ３２ ドリフト領域 ３３ ソース／ドレインイオン注入領域 ３４ 第１フォトレジスト ３５ トレンチ ３６ チャネル領域 ３７ 第１酸化膜 ３８ 第１ポリシリコン膜 ３８ａ バッファポリシリコン膜 ３９ 第２フォトレジスト ４０、４０ａ 第２酸化膜 ４１ 第３酸化膜 ４２ 第２ポリシリコン膜 ４２ａ ゲート電極 ４３ 第３フォトレジスト ４４ 層間絶縁膜 ４５ コンタクトホール ４６ａ ドレインコンタクト ４６ｂ ゲートコンタクト ４６ｃ ソースコンタクト ４７ 第４フォトレジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA25 BB04 BB06 BC07 BC15 BE09 BF01 BF04 BF43 BF44 BF46 BH15 BK13 BK23 CC07 CE06

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 表面から下に所定の深さに垂直な側面を
    有する第１領域と第１領域の両側にその底面の位置より
    高い位置にある第２、３領域を有する基板；前記第１領
    域の垂直な側面の第２，第３領域より下の基板に第１領
    域に沿って形成されるチャネル領域；前記垂直な側面を
    含む第１領域の内面に形成される第１絶縁膜；前記第１
    領域の両側の側面に分離させて形成したバッファ用導電
    膜；前記バッファ用導電膜の間にリセス部分を備えるよ
    うに形成された第２絶縁膜；リセス部内面に形成された
    第３絶縁膜によって絶縁されてリセス部分を満たすとと
    もにバッファ用導電膜と一部オーバーラップされて形成
    されたゲート電極；前記第２、３領域に第１深さで各々
    形成されるドリフト領域；前記第２、３領域に第１深さ
    より浅い第２深さからなるソース／ドレインを含むこと
    を特徴とする高電圧素子。
  2. 【請求項２】 前記ゲート電極は下側の形状は前記第２
    絶縁膜とバッファ用導電膜によって決められ、上部表面
    は平坦化され、かつ中央と両縁部分の厚さが異なること
    を特徴とする請求項１に記載の高電圧素子。
  3. 【請求項３】 前記バッファ用導電膜は前記半導体基板
    の第３領域の表面と高さが同一であるか又はそれより高
    いことを特徴とする請求項１に記載の高電圧素子。
  4. 【請求項４】 前記第１深さは前記第１領域の深さより
    浅いことを特徴とする請求項１に記載の高電圧素子。
  5. 【請求項５】 半導体基板にドリフト領域を形成するス
    テップ；前記ドリフト領域内にソース／ドレインイオン
    注入領域を形成するステップ；前記半導体基板の一領域
    に前記ドリフト領域より深いトレンチを形成するステッ
    プ；トレンチを含む基板全表面に第１絶縁膜を形成し、
    その上に第１導電膜を形成するステップ；前記第１導電
    膜を選択的に除去して前記トレンチの両側面に分離され
    たバッファ用導電膜を形成するステップ；前記トレンチ
    の底の部分に所定厚さの第２絶縁膜を形成するステッ
    プ；前記バッファ用導電膜を含む基板全表面に第３絶縁
    膜を形成し、その上に第２導電膜を形成するステップ；
    前記第２導電膜と前記第３絶縁膜を選択的に除去して前
    記トレンチ上部及びその両側のバッファ用導電膜上にゲ
    ート電極を形成するステップ；とからなることを特徴と
    する高電圧素子の製造方法。
  6. 【請求項６】 前記トレンチを形成した後前記半導体基
    板にチャネルイオンを注入して前記トレンチ底面及び下
    側の側面に沿って半導体基板にチャネル領域を形成する
    工程をさらに含むことを特徴とする請求項５に記載の高
    電圧素子の製造方法。
  7. 【請求項７】 前記第２絶縁膜は前記トレンチが完全に
    埋められるように絶縁物質を堆積してエッチバック工程
    で前記トレンチの底に所定の厚さだけ残るように前記絶
    縁物質を選択的に除去して形成することを特徴とする請
    求項５に記載の高電圧素子の製造方法。
  8. 【請求項８】 前記チャネル領域はチルトイオン注入工
    程からなることを特徴とする請求項６に記載の高電圧素
    子の製造方法。
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