KR100702029B1 - 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 - Google Patents

플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 Download PDF

Info

Publication number
KR100702029B1
KR100702029B1 KR1020050088335A KR20050088335A KR100702029B1 KR 100702029 B1 KR100702029 B1 KR 100702029B1 KR 1020050088335 A KR1020050088335 A KR 1020050088335A KR 20050088335 A KR20050088335 A KR 20050088335A KR 100702029 B1 KR100702029 B1 KR 100702029B1
Authority
KR
South Korea
Prior art keywords
gate
side auxiliary
region
drain
gate electrode
Prior art date
Application number
KR1020050088335A
Other languages
English (en)
Other versions
KR20070033800A (ko
Inventor
허성회
박영민
송상빈
박민철
이지훤
이수연
유장민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050088335A priority Critical patent/KR100702029B1/ko
Priority to US11/518,724 priority patent/US7696556B2/en
Publication of KR20070033800A publication Critical patent/KR20070033800A/ko
Application granted granted Critical
Publication of KR100702029B1 publication Critical patent/KR100702029B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H01L29/42344—Gate electrodes for transistors with charge trapping gate insulator with at least one additional gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터들이 제공된다. 상기 고전압 모스 트랜지스터들은 반도체 기판 내에 제공된 소오스 영역 및 드레인 영역을 구비한다. 상기 드레인 영역 및 상기 소오스 영역 사이의 상기 반도체 기판 상부에 메인 게이트 전극이 배치된다. 상기 메인 게이트 전극 및 상기 드레인 영역 사이의 상기 반도체 기판 상부에 차례로 적층된 하부 드레인측 보조 게이트 및 상부 드레인측 보조 게이트가 제공된다. 상기 하부 드레인측 보조 게이트는 상기 반도체 기판, 상기 메인 게이트 전극 및 상기 상부 드레인측 보조 게이트로부터 전기적으로 절연된다. 상기 메인 게이트 전극 및 상기 하부 드레인측 보조 게이트 사이의 갭 영역 하부의 상기 반도체 기판 내에 드레인측 보조 불순물 영역이 제공된다. 상기 드레인측 보조 불순물 영역은 상기 드레인 영역과 동일한 도전형을 갖는다. 상기 고전압 모스 트랜지스터를 제조하는 방법들 역시 제공된다.

Description

플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그 제조방법들{Non-volatile memory devices including a high voltage MOS transistors with a floated drain-side auxiliary gate and methods of fabricating the same}
도 1은 종래의 고전압 모스 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자의 일 부분을 도시한 평면도이다.
도 3a는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자를 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도이다.
도 3b는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자를 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도이다.
도 4a는 도 3a의 드레인 영역 및 이에 인접한 게이트 구조체를 도시한 확대 단면도(enlarged cross sectional view)이다.
도 4b는 도 4a의 드레인 영역 및 게이트 구조체 사이의 커플링 비를 설명하기 위하여 도시한 등가회로도(equivalent circuit diagram)이다.
도 5a 내지 도 10a는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자의 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 5b 내지 도 10b는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자의 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 11은 본 발명의 다른 실시예들에 따른 고전압 모스 트랜지스터를 도시한 평면도이다.
도 12는 도 11의 Ⅲ-Ⅲ'에 따라 취해진 단면도이다.
도 13은 도 12의 드레인 영역 및 이에 인접한 게이트 구조체를 도시한 확대 단면도(enlarged cross sectional view)이다.
도 14는 도 13의 드레인 영역 및 게이트 구조체 사이의 커플링 비를 설명하기 위하여 도시한 등가회로도이다.
도 15는 도 1에 보여진 종래의 고전압 모스 트랜지스터의 드레인 내압 및 본 발명의 실시예들에 따른 고전압 모스 트랜지스터들의 드레인 내압들의 시뮬레이션 결과들을 보여주는 그래프이다.
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그 제조방법들에 관한 것이다.
비휘발성 메모리 소자들은 복수개의 비휘발성 메모리 셀들 및 상기 비휘발성 메모리 셀들을 구동시키기 위한 주변회로들을 포함한다. 상기 비휘발성 메모리 셀들은 약 10볼트 내지 20볼트의 고전압을 사용하여 프로그램되거나 소거될 수 있다. 또한, 상기 비휘발성 메모리 셀들에 저장된 데이터들은 5볼트 이하의 저전압을 사용하여 읽혀질 수 있다. 따라서, 상기 주변회로들은 상기 프로그램 동작 및 소거 동작에 사용되는 고전압 모스 트랜지스터들과 아울러서 상기 읽기 동작에 사용되는 저전압 모스 트랜지스터들을 포함할 수 있다. 상기 비휘발성 메모리 셀들의 각각은 적층 게이트 구조체(stacked gate structure)를 널리 채택하고 있다. 상기 적층 게이트 구조체는 기판 상에 차례로 적층된 부유게이트, 게이트 층간 절연막 및 제어게이트 전극을 구비한다.
상기 비휘발성 메모리 소자들이 고집적화됨에 따라 상기 비휘발성 메모리 셀들은 점점 스케일 다운되고 있다. 그럼에도 불구하고, 상기 게이트 층간절연막의 등가산화막 두께를 감소시키는 데 한계가 있다. 그 결과, 상기 비휘발성 메모리 소자의 집적도를 증가시키기 위하여 상기 비휘발성 메모리 셀들을 축소시키면(shrink), 상기 비휘발성 메모리 셀들의 커플링 비율은 오히려 감소하여 상기 프로그램 전압 및 상기 소거전압을 낮추는 것을 어렵게 만든다. 따라서, 상기 고전압 모스 트랜지스터들은 상기 프로그램 전압 및 상기 소거 전압보다 높은 내압을 갖도록 설계되어야 하므로, 상기 고전압 모스 트랜지스터들을 스케일 다운시키는 것이 어렵다. 상기 프로그램 전압 및 상기 소거 전압은 상기 고전압 모스 트랜지스터들의 드레인 내압(drain breakdown voltage)과 직접적으로 연관될 수 있다.
도 1은 종래의 고전압 모스 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1)의 소정영역에 소자분리막(3)이 제공되어 고전압 활성영역(3a)을 한정한다. 상기 고전압 활성영역(3a)의 양 단들 내에 각각 소오스 영역(12s) 및 드레인 영역(12d)이 제공된다. 상기 소오스 영역(12s) 및 상기 드레인 영역(12d) 사이의 상기 기판(1) 상부에 고전압 게이트 전극(7)이 배치되고, 상기 고전압 게이트 전극(7) 및 상기 기판(1) 사이에 고전압 게이트 절연막(5)이 개재된다. 상기 드레인 영역(12d)은 상기 고전압 게이트 전극(7)으로부터 이격된 고농도 드레인 영역(11d) 및 상기 고농도 드레인 영역(11d)으로부터 연장되어 상기 고전압 게이트 전극(7)에 인접한 드레인 연장부(drain extension; 9d)를 포함할 수 있다. 이와 마찬가지로, 상기 소오스 영역(12s)은 상기 고전압 게이트 전극(7)으로부터 이격된 고농도 소오스 영역(11s) 및 상기 고농도 소오스 영역(11s)으로부터 연장되어 상기 고전압 게이트 전극(7)에 인접한 소오스 연장부(9s)를 포함할 수 있다. 상기 소오스/드레인 연장부들(9s, 9d)은 상기 고농도 소오스/드레인 영역들(11s, 11d)보다 낮은 불순물 농도를 갖는다.
도 1에 보여진 고전압 모스 트랜지스터가 엔모스 트랜지스터인 경우에, 상기 고전압 모스 트랜지스터는 상기 고전압 게이트 전극(7), 상기 소오스 영역(12s) 및 상기 반도체 기판(1)을 접지시키고 상기 드레인 영역(12d)에 양의 드레인 전압(positive drain voltage; VD)을 인가함으로써 턴 오프될 수 있다. 이 경우에, 상기 드레인 전압(VD)을 증가시키면, 상기 드레인 연장부(9d)가 디플리션될 수 있다. 더 나아가서, 상기 드레인 전압(VD)이 지속적으로 증가되면, 상기 고전압 게이트 전극(7) 및 상기 고농도 드레인 영역(11d) 사이의 게이트 전계(gate electric field; Eg)가 증가한다. 상기 게이트 전계(Eg)의 증가는 상기 고농도 드레인 영역(11d) 및 상기 기판(1) 사이의 접합을 통하여 흐르는 밴드 대 밴드 터널링 전류(band to band tunneling current)에 해당하는 드레인 누설전류(IL)를 발생시킬 수 있다. 상기 드레인 누설전류(IL)는 게이트 유도 드레인 누설전류(gate induced drain leakage current; 이하 "GIDL 전류"라 한다)라고 알려져 있다. 따라서, 상기 고전압 모스 트랜지스터의 드레인 내압(drain breakdown voltage)을 개선시키기 위해서는 상기 GIDL 전류를 억제시켜야 한다.
상기 GIDL 전류는 상기 고전압 게이트 전극(7) 및 상기 고농도 드레인 영역(11d) 사이의 높은 전계에 기인하여 생성된다. 따라서, 상기 고전압 모스 트랜지스터의 드레인 내압을 증가시키기 위해서는, 상기 고전압 게이트 전극(7) 및 상기 고농도 드레인 영역(11d) 사이의 거리(D)를 증가시키는 것이 요구될 수 있다. 그러나, 이 경우에, 상기 고전압 모스 트랜지스터가 차지하는 면적이 증가하여 반도체 소자의 집적도를 감소시킨다.
상기 GIDL 전류를 억제시키기 위한 모스 트랜지스터가 대한민국 특허번호(Korean Patent No.) 10-0436287호에 "반도체 소자의 트랜지스터 및 그 제조방법(Transistor of Semiconductor Device and Method of Fabricating the Same)"이라는 제목으로 서(Suh)에 의해 개시된 바 있다. 서(Suh)에 따르면, 트랜지스터의 게 이트 전극의 양 측들에 각각 제1 및 제2 보조 전극들이 제공된다. 상기 제1 보조 전극은 소오스 영역과 중첩하고 상기 제2 보조 전극은 드레인 영역과 중첩한다. 상기 게이트 전극 및 상기 제2 보조 전극은 각각 제1 및 제2 전압 공급원들에 접속된다. 상기 트랜지스터를 턴 오프시키기 위하여 상기 게이트 전극에 네가티브 전압이 인가되는 경우에, 상기 제2 보조 전극에 "0"볼트를 인가하여 상기 드레인 영역의 접합을 통하여 흐르는 GIDL 전류를 억제시킨다.
본 발명이 이루고자 하는 기술적 과제는 집적도의 개선과 함께 GIDL 전류의 억제에 적합한 고전압 모스 트랜지스터들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 집적도의 개선과 함께 GIDL 전류의 억제에 적합한 고전압 모스 트랜지스터들을 채택하는 비휘발성 메모리 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 집적도의 개선과 함께 GIDL 전류를 억제시킬 수 있는 고전압 모스 트랜지스터의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 메인 게이트 전극 및 드레인 영역 사이의 전계를 완화시키기 위한 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터들이 제공된다. 상기 고전압 모스 트랜지스터들은 반도체 기판 내에 제공된 소오스 영역 및 드레인 영역을 포함한다. 상기 드레인 영역 및 상기 소오스 영역 사이 의 상기 반도체 기판 상부에 메인 게이트 전극이 배치된다. 상기 메인 게이트 전극 및 상기 드레인 영역 사이의 상기 반도체 기판 상부에 하부 드레인측 보조 게이트 및 상부 드레인측 보조 게이트이 차례로 적층된다. 상기 하부 드레인측 보조 게이트는 상기 반도체 기판, 상기 메인 게이트 전극 및 상기 상부 드레인측 보조 게이트로부터 전기적으로 절연된다.
본 발명의 몇몇 실시예들에서, 상기 소오스 영역 및 상기 드레인 영역은 N형 불순물 영역들 또는 P형 불순물 영역들일 수 있다.
다른 실시예들에서, 상기 드레인 영역은 상기 하부 드레인측 보조 게이트로부터 이격된 고농도 드레인 영역 및 상기 고농도 드레인 영역으로부터 연장되어 상기 하부 드레인측 보조 게이트에 인접한 드레인 연장부를 포함할 수 있다. 상기 드레인 연장부는 상기 고농도 드레인 영역보다 낮은 불순물 농도를 가질 수 있다. 상기 메인 게이트 전극 및 상기 하부 드레인측 보조 게이트 사이의 갭 영역 하부의 상기 반도체 기판 내에 드레인측 보조 불순물 영역이 제공될 수 있다. 상기 드레인측 보조 불순물 영역은 상기 드레인 연장부와 동일한 도전형 및 동일한 불순물 농도를 가질 수 있다.
또 다른 실시예들에서, 상기 하부 드레인측 보조 게이트 및 상기 상부 드레인측 보조 게이트 사이에 게이트 층간절연막이 제공될 수 있다.
또 다른 실시예들에서, 상기 상부 드레인측 보조 게이트는 상기 메인 게이트 전극으로부터 전기적으로 절연될 수 있다.
또 다른 실시예들에서, 상기 메인 게이트 전극으로부터 연장된 게이트 연결 부가 제공될 수 있다. 상기 게이트 연결부는 상기 메인 게이트 전극을 상기 상부 드레인측 보조 게이트에 전기적으로 연결시킨다.
또 다른 실시예들에서, 상기 메인 게이트 전극 및 상기 드레인측 보조 게이트들 사이의 갭 영역은 절연성 스페이서 패턴으로 채워질 수 있고, 상기 드레인 영역에 인접한 상기 드레인측 보조 게이트들의 측벽들은 절연성 스페이서로 덮여질 수 있다.
본 발명의 다른 양태에 따르면, 상기 고전압 모스 트랜지스터들은 반도체 기판의 소정영역에 제공되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 내에 소오스 영역 및 드레인 영역이 제공된다. 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성영역 내에 드레인측 보조 불순물 영역이 제공된다. 상기 드레인측 보조 불순물 영역 및 상기 소오스 영역 사이의 상기 활성영역 상부에 메인 게이트 전극이 배치된다. 상기 메인 게이트 전극은 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비한다. 상기 드레인측 보조 불순물 영역 및 상기 드레인 영역 사이의 상기 활성영역 상부에 드레인측 보조 게이트 패턴이 배치된다. 상기 드레인측 보조 게이트 패턴은 하부 드레인측 보조 게이트, 상부 드레인측 보조 게이트 및 이들 사이의 게이트 층간 절연막을 구비한다. 상기 메인 게이트 전극 및 상기 활성영역 사이와 아울러서 상기 드레인측 보조 게이트 패턴 및 상기 활성영역 사이에 고전압 게이트 절연막이 제공된다.
본 발명의 또 다른 양태에 따르면, 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터를 채택하는 비휘발성 메모리 소자들이 제공된다. 상기 비 휘발성 메모리 소자들은 제1 및 제2 영역들을 갖는 반도체 기판을 포함한다. 상기 반도체 기판의 소정영역에 소자분리막이 제공되어 상기 제1 및 제2 영역들 내에 각각 고전압 활성영역 및 셀 활성영역을 한정한다. 상기 고전압 활성영역 내에 소오스 영역 및 드레인 영역이 제공된다. 상기 소오스 영역 및 상기 드레인 영역 사이의 상기 고전압 활성영역 내에 드레인측 보조 불순물 영역이 제공된다. 상기 드레인측 보조 불순물 영역 및 상기 소오스 영역 사이의 상기 고전압 활성영역 상부에 메인 게이트 전극이 배치된다. 상기 메인 게이트 전극은 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비한다. 상기 드레인측 보조 불순물 영역 및 상기 드레인 영역 사이의 상기 고전압 활성영역 상부에 드레인측 보조 게이트 패턴이 배치된다. 상기 드레인측 보조 게이트 패턴은 하부 드레인측 보조 게이트, 상부 드레인측 보조 게이트 및 이들 사이의 게이트 층간 절연막을 구비한다. 상기 메인 게이트 전극 및 상기 고전압 활성영역 사이와 아울러서 상기 드레인측 보조 게이트 패턴 및 상기 고전압 활성영역 사이에 고전압 게이트 절연막이 제공된다. 상기 하부 드레인측 보조 게이트는 상기 메인 게이트 전극 및 상기 상부 드레인측 보조 게이트로부터 전기적으로 절연된다.
본 발명의 또 다른 양태에 따르면, 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스 트랜지스터의 제조방법들이 제공된다. 상기 방법들은 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 포함한다. 상기 활성영역 상에 고전압 게이트 절연막을 형성한다. 상기 고전압 게이트 절연막을 덮도록 하부 게이트 패턴을 형성한다. 상기 하부 게이트 패턴을 갖는 기판 상에 게이트 층 간절연막을 형성한다. 상기 게이트 층간절연막 상에 상부 게이트 도전막을 형성한다. 상기 상부 게이트 도전막은 상기 게이트 층간절연막을 관통하는 게이트 비아홀을 통하여 상기 하부 게이트 패턴에 접촉하도록 형성된다. 상기 상부 게이트 도전막, 상기 게이트 층간절연막 및 상기 하부 게이트 패턴을 패터닝하여 상기 활성영역의 상부를 가로지르는 적어도 메인 게이트 전극 및 드레인측 보조 게이트 패턴을 형성한다. 상기 메인 게이트 전극은 상기 게이트 비아홀을 통하여 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비하도록 형성되고, 상기 드레인측 보조 게이트 패턴은 상기 게이트 층간절연막에 의해 서로 전기적으로 절연된 하부 드레인측 보조 게이트 및 상부 드레인측 보조 게이트를 포함하도록 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예들에 따른 고전압 모스 트랜지스터를 갖는 비휘발성 메모리 소자의 일 부분을 도시한 평면도이고, 도 3a 및 도 3b는 각각 도 2의 절단선들 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 2, 도 3a 및 도 3b를 참조하면, 제1 영역(H) 및 제2 영역(C)을 갖는 반도체 기판(21)의 소정영역에 소자분리막(27)이 제공된다. 상기 소자분리막(27)은 상기 제1 영역(H) 및 제2 영역(C) 내에 각각 고전압 활성영역(27h) 및 셀 활성영역(27c)을 한정한다. 상기 고전압 활성영역(27h) 내에 소오스 영역(54s) 및 드레인 영역(54d)이 제공된다. 상기 소오스 영역(54s) 및 상기 드레인 영역(54d)은 각각 상기 고전압 활성영역의 양 단들 내에 제공되어 상기 소자분리막(27)과 접할 수 있다. 상기 소오스/드레인 영역들(54s, 54d)은 상기 반도체 기판(21)과 다른 도전형을 갖는 불순물 영역들이다. 예를 들면, 상기 반도체 기판(21)이 P형 반도체 기판인 경우에, 상기 소오스/드레인 영역들(54s, 54d)은 N형 불순물 영역들일 수 있다. 이와 반대로, 상기 반도체 기판(21)이 N형 반도체 기판인 경우에, 상기 소오스/드레인 영역들(54s, 54d)은 P형 불순물 영역들일 수 있다.
상기 제1 영역(H) 내의 상기 소자분리막(27) 하부에 채널 저지 불순물 영역(channel stop impurity region; 25)이 제공될 수 있다. 상기 채널 저지 불순물 영역(25)은 상기 반도체 기판(21)과 동일한 도전형을 갖는다. 예를 들면, 상기 반도체 기판(21)이 P형 반도체 기판인 경우에, 상기 채널 저지 불순물 영역(25)은 P형 불순물 영역일 수 있다. 이에 더하여, 상기 채널 저지 불순물 영역(25)은 상기 반도체 기판(21) 보다 높은 불순물 농도를 가질 수 있다. 이는, 상기 제1 영역(27) 내의 상기 소자분리막(27) 상에 배치된 도전성 배선(도시하지 않음)에 고전압이 인가되는 경우에 상기 소자분리막(27) 하부에 기생 채널이 형성되는 것을 방지하기 위함이다. 그러나, 상기 채널 저지 불순물 영역(25)이 상기 소오스/드레인 영역들 (54s, 54d)과 인접한 경우에, 상기 소오스/드레인 영역들(54s, 54d)의 접합 내압(junction breakdown voltage)이 감소할 수 있다. 따라서, 상기 채널 저지 불순물 영역(25)은 상기 고전압 활성영역(27h)의 가장자리 즉, 상기 소오스/드레인 영역들(54s, 54d)로부터 일정거리(a specific distance; S)만큼 이격된 것이 바람직하다. 이는 상술한 바와 같이 상기 채널 저지 불순물 영역(25)에 기인하여 상기 소오스/드레인 영역들(54s, 54d)의 접합 내압이 감소하는 것을 방지하기 위함이다.
상기 소오스/드레인 영역들(54s, 54d) 사이의 상기 고전압 활성영역(27h) 상부에 메인 게이트 전극이 배치되고, 상기 메인 게이트 전극 및 상기 드레인 영역(54d) 사이의 상기 고전압 활성영역(27h) 상부에 드레인측 보조 게이트 패턴(drain-side auxiliary gate pattern)이 제공된다. 상기 메인 게이트 전극 및 상기 드레인측 보조 게이트 패턴은 연장되어 상기 고전압 활성영역(27h)을 가로지를 수 있다. 상기 드레인측 보조 게이트 패턴은 차례로 적층된 하부 드레인측 보조 게이트(36d), 게이트 층간절연막(37) 및 상부 드레인측 보조 게이트(42d)를 구비하고, 상기 하부 드레인측 보조 게이트(36d)는 상기 게이트 층간절연막(37)에 의해 상기 상부 드레인측 보조 게이트(42d)로부터 전기적으로 절연된다.
상기 메인 게이트 전극은 차례로 적층된 하부 메인 게이트 전극(36m) 및 상부 메인 게이트 전극(42m)을 포함할 수 있다. 상기 상부 메인 게이트 전극(42m)은 상기 하부 메인 게이트 전극(36m)에 전기적으로 접속된다. 상기 하부 메인 게이트 전극(36m) 및 상기 상부 메인 게이트 전극(42m) 사이에 상기 게이트 층간절연막(37)과 동일한 절연막이 개재될 수 있다. 이 경우에, 상기 상부 메인 게이트 전극 (42m)은 상기 게이트 층간절연막(37)을 관통하는 게이트 비아홀(39a)을 통하여 상기 하부 메인 게이트 전극(36m)에 전기적으로 접속된다.
상기 하부 드레인측 보조 게이트(36d)는 차례로 적층된 제1 및 제2 하부 드레인측 보조 게이트들(33d, 35d)을 포함할 수 있다. 이 경우에, 상기 제1 하부 드레인측 보조 게이트(33d)는 도 3b에 도시된 바와 같이 상기 고전압 활성영역(27h)에 자기정렬될 수 있고, 상기 제2 하부 드레인측 보조 게이트(35d)는 상기 고전압 활성영역(27h)에 인접한 상기 소자분리막(27)을 덮도록 연장된 연장부들(extensions; 35de)을 포함할 수 있다. 이와 마찬가지로, 상기 하부 메인 게이트 전극(36m)은 차례로 적층된 제1 및 제2 하부 메인 게이트 전극(33m, 35m)을 포함할 수 있다. 이 경우에, 상기 제1 하부 메인 게이트 전극(33m)은 상기 고전압 활성영역(27h)에 자기정렬될 수 있고, 상기 제2 하부 메인 게이트 전극(35m)은 상기 고전압 활성영역(27h)에 인접한 상기 소자분리막(27)을 덮도록 연장된 연장부들(extensions; 35me)을 포함할 수 있다. 상기 제1 하부 드레인측 보조 게이트(33d)는 상기 제1 하부 메인 게이트 전극(33m)과 동일한 물질막일 수 있고, 상기 제2 하부 드레인측 보조 게이트(35d)는 상기 제2 하부 메인 게이트 전극(35m)과 동일한 물질막일 수 있다. 다시 말해서, 상기 하부 드레인측 보조 게이트(36d)는 상기 하부 메인 게이트 전극(36m)과 동일한 물질막일 수 있다.
본 발명의 일 실시예에서, 상기 하부 드레인측 보조 게이트(36d)는 상기 제1 하부 드레인측 보조 게이트(33d)만으로 구성될 수 있다. 이 경우에, 상기 하부 메인 게이트 전극(36m)은 상기 제1 하부 메인 게이트 전극(33m)만으로 구성될 수 있 다. 이와는 달리(alternatively), 상기 하부 드레인측 보조 게이트(36d)는 상기 제2 하부 드레인측 보조 게이트(35d)만으로 구성될 수 있다. 이 경우에, 상기 하부 메인 게이트 전극(36m)은 상기 제2 하부 메인 게이트 전극(35m)만으로 구성될 수 있다.
더 나아가서, 상기 상부 드레인측 보조 게이트(42d)는 차례로 적층된 제1 및 제2 상부 드레인측 보조 게이트들(39d, 41d)을 포함할 수 있고, 상기 상부 메인 게이트 전극(42m)은 차례로 적층된 제1 및 제2 상부 메인 게이트 전극들(39m, 41m)을 포함할 수 있다. 이 경우에, 상기 제2 상부 메인 게이트 전극(41m)은 상기 제1 상부 메인 게이트 전극(39m) 및 상기 게이트 층간절연막(37)을 관통하여 상기 하부 메인 게이트 전극(36m)과 접촉할 수 있다. 상기 제1 상부 드레인측 보조 게이트(39d)는 상기 제1 상부 메인 게이트 전극(39m)과 동일한 물질막일 수 있고, 상기 제2 상부 드레인측 보조 게이트(41d)는 상기 제2 상부 메인 게이트 전극(41m)과 동일한 물질막일 수 있다. 다시 말해서, 상기 상부 드레인측 보조 게이트(42d)는 상기 상부 메인 게이트 전극(42m)과 동일한 물질막일 수 있다.
본 발명의 다른 실시예에서, 상기 상부 드레인측 보조 게이트(42d)는 상기 제2 상부 드레인측 보조 게이트(41d)만으로 구성될 수 있다. 이 경우에, 상기 상부 메인 게이트 전극(42m)은 상기 제2 상부 메인 게이트 전극(41m)만으로 구성될 수 있다.
상기 하부 메인 게이트 전극(36m) 및 상기 하부 드레인측 보조 게이트(36d)는 고전압 게이트 절연막(29)에 의해 상기 고전압 활성영역(27h)으로부터 전기적으 로 절연된다.
상기 상부 메인 게이트 전극(42m)은 연장되어 상기 상부 드레인측 보조 게이트(42d)와 전기적으로 연결될 수 있다. 즉, 상기 상부 메인 게이트 전극(42m)은 게이트 연결부(gate connection; 42c)를 통하여 상기 상부 드레인측 보조 게이트(42d)와 전기적으로 연결될 수 있다. 상기 게이트 연결부(42c)는 상기 상부 메인 게이트 전극(42m) 및 상기 상부 드레인측 보조 게이트(42d)와 동일한 물질막일 수 있다. 따라서, 상기 상부 메인 게이트 전극(42m)이 상기 제1 및 제2 상부 메인 게이트 전극(39m, 41m)을 포함하는 경우에, 상기 게이트 연결부(42c)는 상기 제1 및 제2 상부 메인 게이트 전극들(39m, 41m)로부터 각각 연장된 제1 및 제2 게이트 연결부들(39c, 41c)을 포함할 수 있다.
상기 드레인 영역(54d)은 상기 하부 드레인측 보조 게이트(36d)로부터 이격된 고농도 드레인 영역(53d) 및 상기 고농도 드레인 영역(53d)으로부터 연장되어 상기 하부 드레인측 보조 게이트(36d)에 인접한 드레인 연장부(drain extension; 45d)를 포함할 수 있다. 상기 드레인 연장부(45d)는 상기 고농도 드레인 영역(53d)보다 낮은 불순물 농도를 갖는다. 이는 상기 드레인 영역(54d)의 접합 내압을 증가시키기 위함이다. 이에 더하여, 상기 하부 드레인측 보조 게이트(36d) 및 상기 하부 메인 게이트 전극(36m) 사이의 갭 영역 하부의 상기 고전압 활성영역(27h) 내에 드레인측 보조 불순물 영역(drain-side auxiliary impurity region; 45f")이 제공될 수 있다. 상기 드레인측 보조 불순물 영역(45f")은 상기 드레인 연장부(53d)와 동일한 도전형 및 동일한 불순물 농도를 가질 수 있다.
본 발명의 또 다른 실시예에서, 상기 하부 메인 게이트 전극(36m) 및 상기 소오스 영역(54s) 사이의 상기 고전압 활성영역(27h) 상부를 가로지르도록 소오스측 보조 게이트 패턴이 제공될 수 있다. 상기 소오스측 보조 게이트 패턴은 상기 드레인측 보조 게이트 패턴과 동일한 구조를 가질 수 있다. 즉, 상기 소오스측 보조 게이트 패턴은 차례로 적층된 하부 소오스측 보조 게이트(36s), 게이트 층간절연막(37) 및 상부 소오스측 보조 게이트(42s)를 구비하고, 상기 하부 소오스측 보조 게이트(36s)는 상기 게이트 층간절연막(37)에 의해 상기 상부 소오스측 보조 게이트(42s)로부터 전기적으로 절연된다. 또한, 상기 하부 소오스측 보조 게이트(36s)는 차례로 적층된 제1 및 제2 하부 소오스측 보조 게이트들(33s, 35s)을 포함할 수 있다. 이 경우에, 상기 제1 하부 소오스측 보조 게이트(33s)는 상기 제1 하부 드레인측 보조 게이트(33d)처럼 상기 고전압 활성영역(27h)에 자기정렬될 수 있고, 상기 제2 하부 소오스측 보조 게이트(35s)는 상기 고전압 활성영역(27h)에 인접한 상기 소자분리막(27)을 덮도록 연장된 연장부들(35se)을 포함할 수 있다.
상기 제1 하부 소오스측 보조 게이트(33s)는 상기 제1 하부 메인 게이트 전극(33m)과 동일한 물질막일 수 있고, 상기 제2 하부 소오스측 보조 게이트(35s)는 상기 제2 하부 메인 게이트 전극(35m)과 동일한 물질막일 수 있다. 다시 말해서, 상기 하부 소오스측 보조 게이트(36s)는 상기 하부 메인 게이트 전극(36m)과 동일한 물질막일 수 있다. 예를 들면, 상기 하부 메인 게이트 전극(36m)이 상기 제1 하부 메인 게이트 전극(33m)만으로 구성되는 경우에, 상기 하부 소오스측 보조 게이트(36s)는 상기 제1 하부 소오스측 보조 게이트(33s)만으로 구성될 수 있다. 이와 는 달리, 상기 하부 메인 게이트 전극(36m)이 상기 제2 하부 메인 게이트 전극(35m)만으로 구성되는 경우에, 상기 하부 소오스측 보조 게이트(36s)는 상기 제2 하부 소오스측 보조 게이트(35s)만으로 구성될 수 있다.
더 나아가서, 상기 상부 소오스측 보조 게이트(42s)는 차례로 적층된 제1 및 제2 상부 소오스측 보조 게이트들(39s, 41s)을 포함할 수 있다. 상기 제1 상부 소오스측 보조 게이트(39s)는 상기 제1 상부 메인 게이트 전극(39m)과 동일한 물질막일 수 있고, 상기 제2 상부 소오스측 보조 게이트(41s)는 상기 제2 상부 메인 게이트 전극(41m)과 동일한 물질막일 수 있다. 다시 말해서, 상기 상부 소오스측 보조 게이트(42s)는 상기 상부 메인 게이트 전극(42m)과 동일한 물질막일 수 있다. 예를 들면, 상기 상부 메인 게이트 전극(42m)이 상기 제2 상부 메인 게이트 전극(41m)만으로 구성되는 경우에, 상기 상부 소오스측 보조 게이트(42s)는 상기 제2 상부 소오스측 보조 게이트(41s)만으로 구성될 수 있다.
상기 하부 소오스측 보조 게이트(36s)는 상기 고전압 게이트 절연막(29)에 의해 상기 고전압 활성영역(27h)으로부터 전기적으로 절연된다.
상기 게이트 연결부(42c)는 연장되어 상기 상부 소오스측 보조 게이트(42s)와 전기적으로 연결될 수 있다. 즉, 상기 상부 메인 게이트 전극(42m)은 상기 게이트 연결부(42c)를 통하여 상기 상부 소오스측 보조 게이트(42s)와 전기적으로 연결될 수 있다.
본 발명의 또 다른 실시예에서, 상기 소오스측 보조 게이트 패턴이 제공되는 경우에, 상기 하부 소오스측 보조 게이트(36s) 및 상기 하부 메인 게이트 전극 (36m) 사이의 갭 영역 하부의 상기 고전압 활성영역(27h) 내에 소오스측 보조 불순물 영역(source-side auxiliary impurity region; 45f')이 제공될 수 있다. 상기 소오스측 보조 불순물 영역(45f')은 상기 드레인측 보조 불순물 영역(45f")과 동일한 도전형 및 동일한 불순물 농도를 가질 수 있다.
상기 소오스 영역(54s)은 상기 하부 소오스측 보조 게이트(36s)로부터 이격된 고농도 소오스 영역(53s) 및 상기 고농도 소오스 영역(53s)으로부터 연장되어 상기 하부 소오스측 보조 게이트(36s)에 인접한 소오스 연장부(source extension; 45s)를 포함할 수 있다. 상기 소오스 연장부(45s)는 상기 고농도 소오스 영역(53s)보다 낮은 불순물 농도를 갖는다.
더 나아가서, 상기 메인 게이트 전극 및 상기 보조 게이트 패턴들 사이의 갭 영역들은 절연성 스페이서 패턴(47a)들로 채워질 수 있고, 상기 소오스 영역(54s) 및 상기 드레인 영역(54d)에 인접한 상기 보조 게이트 패턴들의 측벽들은 절연성 스페이서(47b)로 덮여질 수 있다.
계속해서, 상기 셀 활성영역(27c)의 상부를 가로지르는 선택라인 패턴(SSL)이 제공될 수 있다. 상기 선택라인 패턴(SSL)은 비휘발성 메모리 소자(예를 들면, 낸드형 플래쉬 메모리 소자)의 스트링 선택라인 패턴 또는 접지 선택라인 패턴에 해당할 수 있다. 상기 선택라인 패턴(SSL)은 상기 셀 활성영역(27c)의 상부를 가로지르는 선택라인(42sl)과 아울러서 상기 선택라인(42sl) 및 상기 셀 활성영역(27c) 사이에 개재된 선택 게이트 전극(36sl)을 포함할 수 있다. 상기 선택라인(42sl) 및 상기 선택 게이트 전극(36sl) 사이에 상기 게이트 층간절연막(37)이 개재될 수 있 다. 이 경우에, 상기 선택라인(42sl)은 상기 게이트 층간절연막(37)을 관통하는 셀 비아홀(39b)을 통하여 상기 선택 게이트 전극(36sl)에 전기적으로 접속될 수 있다.
상기 선택 게이트 전극(36sl) 및 상기 셀 활성영역(27c) 사이에 선택 게이트 절연막(31)이 제공될 수 있다. 상기 선택 게이트 절연막(31)은 상기 고전압 게이트 절연막(29)보다 얇을 수 있다.
상기 선택 게이트 전극(36sl)은 상기 선택라인(42sl)과 중첩하는 상부 선택 게이트 전극(35sl)과 상기 상부 선택 게이트 전극(35sl) 및 상기 셀 활성영역(27c) 사이에 개재된 하부 선택 게이트 전극(33sl)을 포함할 수 있다. 이 경우에, 상기 하부 선택 게이트 전극(33sl)은 상기 셀 활성영역(27c)에 자기정렬될 수 있다.
상기 선택 게이트 전극(36sl)은 상기 하부 메인 게이트 전극(36m)과 동일한 물질막일 수 있다. 예를 들면, 상기 하부 메인 게이트 전극(36m)이 상기 제1 하부 메인 게이트 전극(33m)만으로 구성되면, 상기 선택 게이트 전극(36sl)은 상기 하부 선택 게이트 전극(33sl)만으로 구성될 수 있다. 이 경우에, 상기 셀 비아홀(39b)은 상기 셀 활성영역(27c) 상부에 위치할 수 있다. 이와는 달리(alternatively), 상기 하부 메인 게이트 전극(36m)이 상기 제2 하부 메인 게이트 전극(35m)만으로 구성되는 경우에, 상기 선택 게이트 전극(36sl)은 상기 상부 선택 게이트 전극(35sl)만으로 구성될 수 있다.
또 다른 실시예에서, 상기 선택라인(42sl)은 차례로 적층된 하부 선택라인(39sl) 및 상부 선택라인(41sl)을 포함할 수 있다. 이 경우에, 상기 상부 선택라인(41sl)은 상기 하부 선택라인(39sl) 및 상기 게이트 층간절연막(37)을 관통하여 상 기 하부 게이트 전극(36sl)에 접촉할 수 있다. 상기 선택라인(42sl)은 상기 상부 메인 게이트 전극(42m)과 동일한 물질막일 수 있다. 즉, 상기 상부 메인 게이트 전극(42m)이 상기 제2 상부 메인 게이트 전극(41m)만으로 구성되는 경우에, 상기 선택라인(42sl)은 상기 상부 선택라인(41sl)만으로 구성될 수 있다.
상기 선택라인 패턴(SSL)의 측벽들 역시 상기 절연성 스페이서(47b)에 의해 덮여질 수 있다. 상기 메인 게이트 전극, 상기 보조 게이트 패턴들, 상기 선택라인 패턴(SSL) 및 상기 스페이서들(47a, 47b)을 갖는 기판 상에 층간절연막(49)이 제공된다. 상기 게이트 연결부(42c), 상기 고농도 소오스 영역(53s), 상기 고농도 드레인 영역(53d) 및 상기 선택라인(42sl)은 상기 층간절연막(49)을 관통하는 콘택홀들(49c)에 의해 노출될 수 있고, 상기 콘택홀들(49c)은 도전성 콘택 플러그들(55)로 채워질 수 있다.
도 4a는 도 3a에 보여진 고전압 모스 트랜지스터의 드레인측 영역(drain-side region; DR)의 확대 단면도(enlarged sectional view)이고, 도 4b는 도 4a의 등가회로도(equivalent circuit diagram)이다. 도 4a 및 도 4b에 있어서, 상기 상부 드레인측 보조 게이트(42d)는 도 2, 도 3a 및 도 3b를 참조하여 설명된 바와 같이 상기 상부 메인 게이트 전극(42m)에 전기적으로 접속된 것으로 가정한다.
도 4a 및 도 4b를 참조하면, 상기 하부 메인 게이트 전극(36m) 및 상기 하부 드레인측 보조 게이트(36d) 사이에 제1 기생 커패시터(C1)가 존재하고, 상기 상부 드레인측 보조 게이트(42d) 및 상기 하부 드레인측 보조 게이트(36d) 사이에 제2 기생 커패시터(C2)가 존재한다. 또한, 상기 하부 드레인측 보조 게이트(36d) 및 상 기 반도체 기판(21) 사이에 제3 기생 커패시터(C3)가 존재하고, 상기 하부 드레인측 보조 게이트(36d) 및 상기 드레인 영역(54d) 사이에 제4 기생 커패시터(C4)가 존재한다. 상기 제1 기생 커패시터(C1)는 상기 하부 메인 게이트 전극(36m) 및 상기 하부 드레인측 보조 게이트(36d) 사이의 상기 절연성 스페이서 패턴(47a)이 유전체막의 역할을 하는 커패시터에 해당하고, 상기 제2 기생 커패시터(C2)는 상기 상부 드레인측 보조 게이트(42d) 및 상기 하부 드레인측 보조 게이트(36d) 사이의 상기 게이트 층간절연막(37)이 유전체막의 역할을 하는 커패시터에 해당한다. 또한, 상기 제3 기생 커패시터(C3)는 상기 하부 드레인측 보조 게이트(36d) 및 상기 반도체 기판(21) 사이의 상기 고전압 게이트 절연막(29)가 유전체막의 역할을 하는 커패시터에 해당하고, 상기 제4 기생 커패시터(C4)는 상기 하부 드레인측 보조 게이트(36d) 및 상기 드레인 영역(54d) 사이의 상기 고전압 게이트 절연막(29)이 유전체막의 역할을 하는 커패시터에 해당한다.
본 실시예에 따른 고전압 모스 트랜지스터는 도 4a에 도시된 바와 같이 상기 하부 드레인측 보조 게이트(36d), 즉 플로팅된 드레인측 보조 게이트를 채택한다. 따라서, 상기 하부 드레인측 보조 게이트(36d) 및 상기 드레인 영역(54d) 사이의 전계가 상기 GIDL 전류를 발생시키는 실질적인 게이트 전계에 해당한다.
도 3a 및 도 4a에 보여진 고전압 모스 트랜지스터는 상기 상부 메인 게이트 전극(42m), 상기 소오스 영역(54s) 및 상기 반도체 기판(21)에 접지전압(ground voltage)을 인가하고 상기 드레인 영역(54d)에 드레인 전압(VD)을 인가함으로써 턴 오프될 수 있다. 이 경우에, 상기 하부 드레인측 보조 게이트(36d)에 유도되는 노드 전압(VF)은 다음의 [수학식 1]에 의해 표현될 수 있다.
Figure 112005052999384-pat00001
여기서, "k"는 드레인 거플링 비율(drain coupling ratio)을 나타내고, 상기 드레인 커플링 비율(k)은 다음의 [수학식 2]에 의해 표현될 수 있다.
Figure 112005052999384-pat00002
여기서, "F1", "F2", "F3" 및 "F4"는 각각 상기 제1 내지 제4 기생 커패시터들(C1, C2, C3, C4)의 커패시턴스들을 나타낸다.
상기 [수학식 1] 및 [수학식 2]로부터 알 수 있듯이, 상기 하부 드레인측 보조 게이트(36d)에 유도되는 상기 노드 전압(VF)은 항상 상기 드레인 전압(VD) 및 접지전압 사이의 값을 갖는다. 결과적으로, 상기 고농도 드레인 영역(53d) 및 상기 메인 게이트 전극(36m, 42m) 사이의 제1 거리(D1)가 도 1에 보여진 종래의 고전압 모스 트랜지스터의 게이트 전극(7) 및 고농도 드레인 영역(11d) 사이의 거리(D)와 동일할지라도, 상기 하부 드레인측 보조 게이트(36d) 및 상기 드레인 영역(54d) 사이의 게이트 전계는 도 1의 종래의 고전압 모스 트랜지스터의 게이트 전극(7) 및 드레인 영역(12d) 사이의 게이트 전계보다 낮을 수 있다.
더 나아가서, 상기 드레인 전압(VD)을 증가시키면, 상기 드레인 연장부(45d)가 디플리션될 수 있다. 이 경우에, 상기 고농도 드레인 영역(53d)이 실질적인 드레인 영역의 역할을 한다. 이에 따라, 상기 GIDL 전류에 영향을 주는 게이트 전계는 상기 하부 드레인측 보조 게이트(36d) 및 상기 고농도 드레인 영역(53d) 사이의 제2 거리(D2)와 아울러서 이들 사이의 전압차(voltage difference)에 의해 결정될 수 있다. 이 경우에, 상기 제1 거리(D1)가 도 1에 보여진 종래의 고전압 모스 트랜지스터의 게이트 전극(7) 및 고농도 드레인 영역(11d) 사이의 거리(D)와 동일하다면, 상기 제2 거리(D2)는 도 1에 보여진 종래의 고전압 모스 트랜지스터의 게이트 전극(7) 및 고농도 드레인 영역(11d) 사이의 거리(D)보다 작을 수 있다. 따라서, 본 실시예에 따른 고전압 모스 트랜지스터의 GIDL 전류에 관련된 드레인 내압을 개선하기 위해서는, 상기 드레인 전압(VD)에 대한 상기 드레인 전압(VD) 및 상기 노드 전압(VF) 사이의 차이의 비율이 상기 제1 거리(D1)에 대한 상기 제2 거리(D2)의 비율보다 작아야 한다. 예를 들면, 상기 드레인 전압(VD)이 18볼트이고 상기 제1 및 제2 거리들(D1, D2)이 각각 0.6㎛ 및 0.4㎛인 경우에, 상기 하부 드레인측 보조 게이트(36d)에 유도되는 상기 노드 전압(VF)은 6볼트보다 높아야 한다.
상기 [수학식 1] 및 [수학식 2]로부터 알 수 있듯이, 상기 노드 전압(VF)은 상기 제1 내지 제4 기생 커패시턴스들(F1, F2, F3, F4)로 표현되는 상기 드레인 커플링 비율(k)에 의해 결정될 수 있다. 따라서, 본 실시예에 따른 고전압 모스 트랜 지스터의 GIDL 전류를 억제시키기 위해서는 상기 드레인 커플링 비율(k)을 증가시키는 것이 요구되고, 상기 드레인 커플링 비율(k)을 증가시키기 위해서는 상기 제1 내지 제3 기생 커패시턴스들(F1, F2, F3)중 적어도 어느 하나가 상기 제4 기생 커패시턴스(F4)에 비하여 상대적으로 감소되어야 한다. 예를 들어, 상기 제1 및 제2 제2 거리들(D1, D2)이 일정 값들을 갖도록 주어진 경우에, 상기 드레인 커플링 비율(k)은 상기 하부 메인 게이트 전극(36m) 및 상기 하부 드레인측 보조 게이트(36d) 사이의 거리(SP)를 증가시키고 상기 하부 드레인측 보조 게이트(36d)의 폭(W)을 감소시킴으로써 증가될 수 있다. 결과적으로, 본 실시예에 따르면, 상기 제1 거리(D1)의 증가 없이 상기 드레인 커플링 비율(k)을 증가시키는 것이 가능하다. 이는 상기 하부 드레인측 보조 게이트(36d)가 플로팅되어 있기 때문이다. 즉, 본 실시예에 따르면, 집적도의 감소 없이 GIDL 전류를 억제시키어 드레인 내압을 증가시킬 수 있다.
이제, 도 2, 도 3a 및 도 3b에 보여진 비휘발성 메모리 소자의 제조방법들을 설명하기로 한다.
도 5a 내지 도 10a는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법들을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이고, 도 5b 내지 도 10b는 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 제조방법들을 설명하기 위하여 도 2의 Ⅱ-Ⅱ'에 따라 취해진 단면도들이다.
도 5a 및 도 5b를 참조하면, 제1 영역(H) 및 제2 영역(C)을 갖는 반도체 기판(21)을 준비한다. 상기 제1 및 제2 영역들(H, C)은 각각 고전압 모스 트랜지스터 영역 및 비휘발성 메모리 셀 어레이 영역에 해당할 수 있다. 상기 반도체 기판(21)의 소정영역에 소자분리막(27)을 형성하여 상기 제1 및 제2 영역들(H, C) 내에 각각 고전압 활성영역(27h) 및 셀 활성영역(27c)을 한정한다. 상기 소자분리막(27)은 당업계에서 잘 알려진 소자분리 기술을 사용하여 형성할 수 있다. 예를 들면, 상기 소자분리막(27)은 통상의 트렌치 소자분리 기술(conventional trench isolation technique)을 사용하여 형성할 수 있다. 이 경우에, 상기 소자분리막(27)은 상기 반도체 기판(21)의 소정영역 내에 형성된 트렌치 영역(23)을 채우도록 형성된다. 또한, 상기 소자분리막(27)은 상기 활성영역들(27h, 27c)보다 높은 상부면을 갖도록 형성될 수 있다.
상기 제1 영역(H) 내의 상기 소자분리막(27) 하부의 상기 반도체 기판(21) 내로 상기 반도체 기판(21)과 동일한 도전형을 갖는 불순물 이온들을 주입하여 채널저지 불순물 영역(channel stop impurity region; 25)을 형성할 수 있다. 상기 채널 저지 불순물 영역(25)은 상기 소자분리막(27)을 형성하기 전 또는 후에 형성될 수 있다. 상기 채널 저지 불순물 영역(25)은 상기 고전압 활성영역(27h)의 가장자리로부터 일정거리(a specific distance; S) 만큼 이격되도록 형성될 수 있다. 이는, 후속 공정에서 상기 고전압 활성영역(27h) 내에 형성되는 소오스/드레인 영역들의 접합 내압을 개선하기 위함이다.
상기 고전압 활성영역(27h) 및 상기 셀 활성영역(27c) 상에 고전압 게이트 절연막(29)을 형성한다. 상기 고전압 게이트 절연막(29)은 수백 Å의 두께를 갖는 열산화막으로 형성될 수 있다. 상기 고전압 게이트 절연막(29)을 갖는 기판 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 상기 제1 영역(H)을 덮도록 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 식각 마스트로 사용하여 상기 셀 활성영역(27c) 상의 상기 고전압 게이트 절연막(29)을 선택적으로 제거한다. 이어서, 상기 제1 포토레지스트 패턴(PR1)을 제거하고, 상기 셀 활성영역(27c) 상에 선택 게이트 절연막(31), 예컨대 터널 절연막을 형성한다. 상기 선택 게이트 절연막(31)은 수십 Å의 두께를 갖는 얇은 열산화막으로 형성할 수 있다.
상기 선택 게이트 절연막(31)을 갖는 기판 상에 제1 하부 게이트 도전막을 형성하고, 상기 제1 하부 게이트 도전막을 평탄화시키어 상기 소자분리막(27)의 상부면을 노출시킨다. 그 결과, 상기 고전압 게이트 절연막(29) 상에 상기 고전압 활성영역(27h)과 자기정렬된 제1 하부 게이트 패턴(33h)이 형성되고, 상기 선택 게이트 절연막(31) 상에 상기 셀 활성영역(27c)과 자기정렬된 하부 선택 게이트 패턴(33c)이 형성된다. 상기 제1 하부 게이트 도전막은 폴리실리콘막으로 형성될 수 있다.
상기 제1 하부 게이트 패턴(33h) 및 상기 하부 선택 게이트 패턴(33c)을 갖는 기판 상에 제2 하부 게이트 도전막(35)을 형성한다. 상기 제2 하부 게이트 도전막(35) 역시 폴리실리콘막으로 형성될 수 있다. 상기 제2 하부 게이트 도전막(35) 상에 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴은 상기 고전압 활성영역(27h)을 덮는 포토레지스트 패턴(PR2')과 아울러서 상기 셀 활성영역 (27c)을 덮는 포토레지스트 패턴(PR2")을 포함할 수 있다. 이 경우에, 상기 셀 활성영역(27c)을 덮는 상기 포토레지스트 패턴(PR2")은 도 2 및 도 6a에 도시된 바와 같이 연장되어 상기 셀 활성영역(27c)에 인접한 상기 소자분리막(27)의 일 부분을 덮을 수 있다.
일 실시예에서, 상기 제2 하부 게이트 도전막(35)을 형성하는 공정은 생략될 수 있다. 이 경우에, 상기 제2 포토레지스트 패턴(PR2', PR2")을 형성하는 공정 역시 생략될 수 있다.
다른 실시예에서, 상기 제1 하부 게이트 패턴(33h) 및 상기 하부 선택 게이트 패턴(33c)을 형성하는 공정은 생략될 수도 있다. 이 경우에, 상기 선택 게이트 절연막(31)을 갖는 기판 상에 상기 제2 하부 게이트 도전막(35) 및 상기 제2 포토레지스트 패턴(PR2', PR2")가 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제2 포토레지스트 패턴(PR2', PR2")을 식각 마스크들로 사용하여 상기 제2 하부 게이트 도전막(35)을 식각한다. 그 결과, 상기 고전압 활성영역(27h)을 덮는 제2 하부 게이트 패턴(35h)이 형성되고, 상기 셀 활성영역(27c)을 덮는 상부 선택 게이트 패턴(35c)이 형성된다. 상기 제1 하부 게이트 패턴(33h) 및 상기 제2 하부 게이트 패턴(35h)은 하부 게이트 패턴(36h)을 구성하고, 상기 하부 선택 게이트 패턴(33c) 및 상기 상부 선택 게이트 패턴(35c)은 선택 게이트 패턴(36c)을 구성한다.
계속해서, 상기 제2 포토레지스트 패턴(PR2', PR2")을 제거한다. 상기 제2 포토레지스트 패턴(PR2', PR2")이 제거된 기판 상에 게이트 층간절연막(37)을 형성 하고, 상기 게이트 층간절연막(37) 상에 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제3 포토레지스트 패턴(PR3)은 상기 하부 게이트 패턴(36h) 상부에 위치하는 제1 개구부(OP1) 및 상기 선택 게이트 패턴(36c) 상부에 위치하는 제2 개구부(OP2)를 갖도록 형성될 수 있다. 상기 게이트 층간절연막(37)은 산화막 및 질화막의 조합막(예를 들면, O/N/O(oxide/nitride/oxide)막)으로 형성할 수 있다.
본 발명의 또 다른 실시예에서, 상기 제3 포토레지스트 패턴(PR3)을 형성하기 전에 상기 게이트 층간절연막(37) 상에 제1 상부 게이트 도전막(39)을 형성할 수 있다. 이 경우에, 상기 제1 상부 게이트 도전막(39)은 상기 게이트 층간절연막(37)이 상기 제3 포토레지스트 패턴(PR3)과 직접 접촉하는 것을 방지한다. 따라서, 상기 게이트 층간절연막(37)이 상기 제3 포토레지스트 패턴(PR3)에 의해 오염되는 것을 방지할 수 있다. 상기 제1 상부 게이트 도전막(39)은 폴리실리콘막으로 형성할 수 있다.
상술한 바와 같이 상기 제2 하부 게이트 도전막(35)을 형성하는 공정이 생략되는 경우에, 상기 제3 포토레지스트 패턴(PR3)은 상기 제2 개구부(OP2)가 상기 하부 선택 게이트 패턴(33c) 상부에 위치하도록 형성되는 것이 바람직하다.
도 8a 및 도 8b를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 식각 마스크로 사용하여 상기 제1 상부 게이트 도전막(39) 및 상기 게이트 층간절연막(37)을 식각하여 상기 하부 게이트 패턴(36h) 및 상기 선택 게이트 패턴(36c)을 각각 노출시키는 게이트 비아홀(39a) 및 셀 비아홀(39b)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(PR3)을 제거하고, 상기 비아홀들(39a, 39b)을 갖는 기판 상에 제2 상부 게이트 도전막(41)을 형성한다. 상기 제2 상부 게이트 도전막(41)은 폴리실리콘막 또는 금속 실리사이드막으로 형성할 수 있다. 상기 제1 및 제2 상부 게이트 도전막들(39, 41)은 상부 게이트 도전막(42)을 구성한다.
상기 상부 게이트 도전막(42) 상에 제4 포토레지스트 패턴을 형성한다. 상기 제4 포토레지스트 패턴은 상기 고전압 활성영역(27h)을 가로지르는 제1 패턴(43h) 및 상기 셀 활성영역(27c)을 가로지르는 제2 패턴(43sl)을 포함하도록 형성될 수 있다. 더 나아가서, 상기 제4 포토레지스트 패턴은 상기 제2 패턴(43sl)에 인접하고 상기 셀 활성영역(27c)을 가로지르는 제3 패턴(도시하지 않음)을 포함할 수 있다. 상기 제1 패턴(43h)은 상기 고전압 활성영역(27h)을 가로지르는 메인 패턴(43m) 및 드레인측 보조 패턴(43d)을 포함할 수 있다. 이에 더하여, 상기 제1 패턴(43h)은 상기 메인 패턴(43m)에 인접하고 상기 드레인측 보조 패턴(43d)의 반대편에 위치한 소오스측 보조 패턴(43s)을 더 포함할 수 있다. 상기 소오스측 보조 패턴(43s) 역시 상기 고전압 활성영역(27h)을 가로지르도록 형성된다. 결과적으로, 상기 메인 패턴(43m) 및 상기 보조 패턴들(43s, 43d) 사이에 슬릿 형태의 개구부들(SL)이 제공될 수 있다.
또한, 상기 제1 패턴(43h)은 상기 메인 패턴(43m)을 상기 드레인측 보조 패턴(43d)에 연결시키는 연결 패턴(connection pattern; 43c)을 더 포함할 수 있다. 상기 연결 패턴(43c)은 연장되어 상기 소오스측 보조 패턴(43s)과 접촉할 수 있다. 상기 연결 패턴(43c)은 도 8b에 도시된 바와 같이 상기 고전압 활성영역(27h)에 인접한 상기 소자분리막(27) 상부에 위치할 수 있다.
상기 메인 패턴(43m)은 상기 게이트 비아홀(39a)을 덮도록 형성되고, 상기 제2 패턴(43sl)은 상기 셀 비아홀(39b)을 덮도록 형성된다.
도 9a 및 도 9b를 참조하면, 상기 제4 포토레지스트 패턴(43h, 43sl)을 식각 마스크로 사용하여 상기 상부 게이트 도전막(42), 상기 게이트 층간절연막(37), 상기 하부 게이트 패턴(36h) 및 상기 선택 게이트 패턴(36c)을 식각한다. 그 결과, 상기 고전압 활성영역(27h)의 상부를 가로지르도록 메인 게이트 전극, 드레인측 보조 게이트 패턴 및 소오스측 보조 게이트 패턴이 형성되고, 상기 셀 활성영역(27c)의 상부를 가로지르는 선택라인 패턴(SSL)이 형성된다.
구체적으로, 상기 드레인측 보조 게이트 패턴은 차례로 적층된 하부 드레인측 보조 게이트(36d) 및 상부 드레인측 보조 게이트(42d)를 구비하도록 형성되고, 상기 하부 드레인측 보조 게이트(36d) 및 상기 상부 드레인측 보조 게이트(42d) 사이에 상기 게이트 층간절연막(37)이 개재된다. 따라서, 상기 하부 드레인측 보조 게이트(36d)는 상기 게이트 층간절연막(37)에 의해 상기 상부 드레인측 보조 게이트(42d)으로부터 전기적으로 절연된다. 더 나아가서, 상기 하부 드레인측 보조 게이트(36d)는 차례로 적층된 제1 및 제2 하부 드레인측 보조 게이트들(33d, 35d)을 포함하도록 형성될 수 있고, 상기 상부 드레인측 보조 게이트(42d)는 차례로 적층된 제1 및 제2 상부 드레인측 보조 게이트들(39d, 41d)을 포함하도록 형성될 수 있다. 상기 제2 하부 드레인측 보조 게이트(35d)는 상기 소자분리막(27)을 덮는 연장부들(35de)을 구비하도록 형성될 수 있다.
상기 메인 게이트 전극은 차례로 적층된 하부 메인 게이트 전극(36m) 및 상 부 메인 게이트 전극(42m)을 갖도록 형성된다. 상기 하부 메인 게이트 전극(36m) 및 상부 메인 게이트 전극(42m) 사이에 상기 게이트 층간절연막(37)이 개재될 수 있고, 상기 상부 메인 게이트 전극(36m)은 상기 게이트 층간절연막(37)을 관통하는 상기 게이트 비아홀(39a)을 통하여 상기 하부 메인 게이트 전극(36m)에 전기적으로 연결된다. 좀 더 구체적으로, 상기 하부 메인 게이트 전극(36m)은 차례로 적층된 제1 및 제2 하부 메인 게이트 전극들(33m, 35m)을 포함하도록 형성될 수 있고, 상기 상부 메인 게이트 전극(42m)은 차례로 적층된 제1 및 제2 상부 메인 게이트 전극들(39m, 41m)을 포함하도록 형성될 수 있다. 상기 제2 하부 메인 게이트 전극(35m)은 상기 소자분리막(27)을 덮는 연장부들(도 2의 35me)을 갖도록 형성될 수 있다.
상기 소오스측 보조 게이트 패턴 역시 차례로 적층된 하부 소오스측 보조 게이트(36s) 및 상부 소오스측 보조 게이트(42s)를 구비하도록 형성되고, 상기 하부 소오스측 보조 게이트(36s) 및 상기 상부 소오스측 보조 게이트(42s) 사이에 상기 게이트 층간절연막(37)이 개재된다. 상기 하부 소오스측 보조 게이트(36s)는 상기 게이트 층간절연막(37)에 의해 상기 상부 소오스측 보조 게이트(42s)으로부터 전기적으로 절연될 수 있다. 더 나아가서, 상기 하부 소오스측 보조 게이트(36s)는 차례로 적층된 제1 및 제2 하부 소오스측 보조 게이트들(33s, 35s)을 포함하도록 형성될 수 있고, 상기 상부 소오스측 보조 게이트(42s)는 차례로 적층된 제1 및 제2 상부 소오스측 보조 게이트들(39s, 41s)을 포함하도록 형성될 수 있다. 상기 제2 하부 소오스측 보조 게이트(35s) 역시 상기 소자분리막(27)을 덮는 연장부들(도 2 의 35se)을 구비하도록 형성될 수 있다.
이에 더하여, 상기 고전압 활성영역(27h)에 인접한 상기 소자분리막(27) 상에 게이트 연결부(42c)가 형성될 수 있다. 상기 게이트 연결부(42c)는 상기 상부 메인 게이트 전극(42m)을 상기 상부 드레인측 보조 게이트(42d)에 연결시키도록 형성된다. 상기 게이트 연결부(42c)는 연장되어 상기 상부 소오스측 보조 게이트(42s)에 연결될 수 있다. 상기 게이트 연결부(42c) 역시 차례로 적층된 제1 및 제2 게이트 연결부들(39c, 41c)을 포함하도록 형성될 수 있다.
한편, 상기 선택라인 패턴(SSL)은 낸드형 플래쉬 메모리 소자의 스트링 선택라인 패턴(string selection line pattern) 또는 접지 선택라인 패턴(ground selection line pattern)에 해당할 수 있다. 구체적으로, 상기 선택라인 패턴(SSL)은 차례로 적층된 선택 게이트 전극(36sl) 및 선택라인(42sl)을 포함하도록 형성될 수 있다. 상기 선택 게이트 전극(36sl) 및 상기 선택라인(42sl) 사이에 상기 게이트 층간절연막(37)이 개재될 수 있고, 상기 선택라인(42sl)은 상기 게이트 층간절연막(37)을 관통하는 상기 셀 비아홀(39b)을 통하여 상기 선택 게이트 전극(36sl)에 전기적으로 연결될 수 있다. 좀 더 구체적으로, 상기 선택 게이트 전극(36sl)은 상기 셀 활성영역(27c)과 자기정렬된 하부 선택 게이트 전극(33sl) 및 상기 셀 활성영역(27c)의 상부를 가로지르는 상부 선택 게이트 전극(35sl)을 포함하도록 형성될 수 있다. 또한, 상기 선택라인(42sl)은 차례로 적층된 하부 선택라인(39sl) 및 상부 선택라인(41sl)을 포함하도록 형성될 수 있다.
더 나아가서, 상기 메인 게이트 전극, 상기 보조 게이트 패턴들 및 상기 선 택라인 패턴들(SSL)을 형성하는 동안, 상기 제2 영역(C) 내에 워드라인(42w) 및 부유 게이트(36f)가 형성될 수 있다. 상기 워드라인(42w)은 상기 셀 활성영역(27c)의 상부를 가로지르도록 형성되고, 상기 부유 게이트(36f)는 상기 워드라인(42w) 및 상기 셀 활성영역(27c) 사이에 형성된다. 상기 부유 게이트(36f) 역시 상기 소자분리막(27)을 덮는 연장부들(도 2의 35fe)을 구비하도록 형성될 수 있다. 상기 부유 게이트(36f)는 상기 층간절연막(37)에 의해 상기 워드라인(42w)으로부터 전기적으로 절연된다. 또한, 상기 부유 게이트(36f)는 상기 선택 게이트 절연막(31) 즉, 터널 절연막에 의해 상기 셀 활성영역(27c)으로부터 절연된다.
상기 부유게이트 연장부(35fe)를 구비하는 상기 부유 게이트(36f)는 상기 하부 메인 게이트 전극(36m), 상기 선택 게이트 전극(36sl) 및 상기 하부 드레인측 보조 게이트(36d)와 동일한 물질막으로 이루어지고, 상기 워드라인(42w)은 상기 상부 메인 게이트 전극(42m), 상기 선택라인(42sl) 및 상기 상부 드레인측 보조 게이트(42d)와 동일한 물질막으로 이루어진다.
상기 메인 게이트 전극, 상기 보조 게이트 패턴들, 상기 선택라인 패턴들(SSL) 및 상기 워드라인(42w)을 형성한 후에, 상기 제4 포토레지스트 패턴(43h, 43sl)을 제거한다. 상기 제4 포토레지스트 패턴(43h, 43sl)을 제거한 후에 상기 고전압 활성영역(27h) 내로 상기 반도체 기판(21)과 다른 도전형을 갖는 제1 불순물 이온들을 주입하여 소오스 연장부(45s), 소오스측 보조 불순물 영역(45f'), 드레인측 보조 불순물 영역(45f") 및 드레인 연장부(45d)를 형성한다. 상기 소오스 연장부(45s)는 상기 하부 소오스측 보조 게이트(36s)에 인접하고 상기 하부 메인 게이 트 전극(36m)의 반대편에 위치한 상기 고전압 활성영역(27h) 내에 형성되고, 상기 드레인 연장부(45d)는 상기 하부 드레인측 보조 게이트(36d)에 인접하고 상기 하부 메인 게이트 전극(36m)의 반대편에 위치한 상기 고전압 활성영역(27h) 내에 형성된다. 또한, 상기 소오스측 보조 불순물 영역(45f')은 상기 하부 소오스측 보조 게이트(36s) 및 상기 하부 메인 게이트 전극(36m) 사이의 갭 영역 하부의 상기 고전압 활성영역(27h) 내에 형성되고, 상기 드레인측 보조 불순물 영역(45f")은 상기 하부 드레인측 보조 게이트(36d) 및 상기 하부 메인 게이트 전극(36m) 사이의 갭 영역 하부의 상기 고전압 활성영역(27h) 내에 형성된다.
계속해서, 상기 소오스 연장부(45s) 및 상기 드레인 연장부(45d)를 갖는 기판 상에 스페이서막을 형성하고, 상기 스페이서막을 이방성 식각한다. 그 결과, 상기 메인 게이트 전극, 상기 보조 게이트 패턴들 및 상기 선택라인 패턴(SSL)의 측벽들 상에 스페이서들(47b)이 형성될 수 있다. 상기 스페이서들(47b)이 형성되는 동안 상기 메인 게이트 전극 및 상기 보조 게이트 패턴들 사이의 갭 영역들을 채우는 스페이서 패턴들(47a)이 형성될 수 있다. 상기 스페이서 패턴들(47a) 및 상기 스페이서들(47b)은 실리콘 질화막 또는 실리콘 산화막과 같은 절연막으로 형성할 수 있다.
도 10a 및 도 10b를 참조하면, 상기 스페이서 패턴들(47a) 및 상기 스페이서들(47b)을 갖는 기판 상에 층간절연막(49)을 형성한다. 상기 층간절연막(49)을 패터닝하여 상기 소오스/드레인 연장부들(45s, 45d), 상기 게이트 연결부(42c) 및 상기 선택라인(42sl)을 노출시키는 콘택홀들(49c)을 형성한다. 상기 콘택홀들(49c)을 형성하는 동안 상기 소오스/드레인 연장부들(45s, 45d) 상에 잔존하는 상기 고전압 게이트 절연막(29)이 식각될 수 있다. 상기 콘택홀들(49c)은 상기 하부 소오스측 보조 게이트(36s) 및 상기 하부 드레인측 보조 게이트(36d)로부터 일정 거리(a specific distance)만큼 이격된 위치에 형성되는 것이 바람직하다.
상기 콘택홀들(49c)에 의해 노출된 상기 소오스/드레인 연장부들(45s, 45d) 내로 제2 불순물 이온들(51)을 주입하여 고농도 소오스 영역(53s) 및 고농도 드레인 영역(53d)을 형성한다. 상기 제2 불순물 이온들(51)은 상기 제1 불순물 이온들과 동일한 도전형을 갖는 불순물 이온들이다. 상기 고농도 소오스/드레인 영역들(53s, 53d)은 상기 소오스/드레인 연장부들(45s, 45d)보다 높은 불순물 농도를 갖도록 형성된다. 상기 고농도 소오스 영역(53s) 및 상기 소오스 연장부(45s)는 소오스 영역(54s)을 구성하고, 상기 고농도 드레인 영역(53d) 및 상기 드레인 연장부(45d)는 드레인 영역(54d)을 구성한다. 상기 콘택홀들(49c) 내에 도전성 콘택 플러그들(55)을 형성할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 고전압 모스 트랜지스터를 도시한 평면도이고, 도 12는 도 11의 Ⅲ-Ⅲ'에 따라 취해진 단면도이다. 또한, 도 13은 도 12에 보여진 고전압 모스 트랜지스터의 드레인측 영역(DR)의 확대 단면도이고, 도 14는 도 13의 등가회로도이다. 본 실시예는 고전압 게이트 구조에 있어서 도 2, 도 3a 및 도 3b에 보여진 실시예와 다르다. 구체적으로, 본 실시예에 따른 고전압 모스 트랜지스터는 도 2, 도 3a 및 도 3b에 보여진 고전압 모스 트랜지스터의 게이트 연결부(42c)를 구비하지 않는다. 따라서, 상기 상부 드레인측 보조 게이트(42d)가 상기 상부 메인 게이트 전극(42m)으로부터 전기적으로 절연되고, 도 13에 보여진 바와 같이 상기 상부 드레인측 보조 게이트(42d) 및 상기 상부 메인 게이트 전극(42m) 사이에 제5 기생 커패시터(C5)가 추가로 존재한다. 결과적으로, 본 실시예에 따른 고전압 모스 트랜지스터의 드레인측 영역(DR)은 도 14에 도시된 등가회로도를 보일 수 있다.
도 11, 도 12 및 도 13에 보여진 고전압 모스 트랜지스터 역시 상기 상부 메인 게이트 전극(42m), 상기 소오스 영역(54s) 및 상기 반도체 기판(21)에 접지전압(ground voltage)을 인가하고 상기 드레인 영역(54d)에 드레인 전압(VD)을 인가함으로써 턴오프될 수 있다. 이 경우에, 상기 하부 드레인측 보조 게이트(36d)에 유도되는 노드 전압(VF')은 다음의 [수학식 3]에 의해 표현될 수 있다.
Figure 112005052999384-pat00003
여기서, "p"는 드레인 거플링 비율(drain coupling ratio)을 나타내고, 상기 드레인 커플링 비율(p)은 다음의 [수학식 4]에 의해 표현될 수 있다.
Figure 112005052999384-pat00004
여기서, "F1", "F3" 및 "F4"는 각각 상기 제1, 제3 및 제4 기생 커패시터들(C1, C3, C4)의 커패시턴스들을 나타내고, "FS"는 직렬 연결된 상기 제2 및 제5 기생 커패시터들(C2, C5)로 구성된 커패시터(CS)의 커패시턴스를 나타낸다. 상기 기 생 커패시턴스(FS)는 다음의 [수학식 5]에 의해 표현될 수 있다.
Figure 112005052999384-pat00005
여기서, "F2" 및 "F5"는 각각 상기 제2 및 제5 기생 커패시터들(C2, C5)의 커패시턴스들을 나타낸다.
상기 [수학식 5]로부터 알 수 있듯이, 상기 상부 메인 게이트 전극(42m) 및 상기 상부 드레인측 보조 게이트(42d) 사이의 상기 기생 커패시턴스(FS)는 상기 제2 기생 커패시턴스(F2)보다 작은 값을 갖는다. 따라서, 본 실시예에 따른 고전압 모스 트랜지스터의 상기 드레인 커플링 비율(p)은 상기 [수학식 2]에 의해 표현되는 상기 드레인 커플링 비율(k)보다 항상 큰 값을 갖는다. 결과적으로, 본 실시예에 따른 고전압 모스 트랜지스터는 도 4a에 보여진 드레인측 영역(DR)을 갖는 고전압 모스 트랜지스터에 비하여 더욱 낮은 GIDL 전류를 보일 수 있다. 다시 말해서, 본 실시예에 따른 고전압 모스 트랜지스터는 도 4a에 보여진 드레인측 영역(DR)을 갖는 고전압 모스 트랜지스터보다 더 높은 드레인 내압을 보일 수 있다.
도 15는 도 1에 보여진 종래의 고전압 모스 트랜지스터의 드레인 내압 및 본 발명의 실시예들에 따른 고전압 모스 트랜지스터들의 드레인 내압들의 시뮬레이션 결과들을 보여주는 그래프이다. 도 15에 있어서, 가로축은 게이트 전극 및 고농도 드레인 영역 사이의 거리(D)를 나타내고, 세로축은 드레인 내압(drain breakdown voltage; BV)을 나타낸다. 또한, 도 15에 있어서, 참조번호 "61"로 표시된 데이터 들은 종래의 고전압 모스 트랜지스터의 드레인 내압을 나타낸다. 또한, 참조번호 "63"으로 표시된 데이터들은 본 발명의 제1 실시예(도 4a의 드레인측 영역을 갖는 실시예)에 따른 고전압 모스 트랜지스터의 드레인 내압을 나타내고, 참조번호 "65"로 표시된 데이터들은 본 발명의 제2 실시예(도 13의 드레인측 영역을 갖는 실시예)에 따른 고전압 모스 트랜지스터의 드레인 내압을 나타낸다.
도 15에 있어서, 본 발명에 따른 고전압 모스 트랜지스터들의 드레인 내압들은 도 4a 및 도 13의 주요 구성요소들이 다음의 [표 1]에 기재된 크기들(dimensions)을 갖는다는 가정 하에서 시뮬레이션되었다.
파라미터들 본 발명
상부 드레인측 보조 게이트(42d) 두께 2000Å
하부 드레인측 보조 게이트(36d) 두께 500Å
하부 드레인측 보조 게이트(36d) 폭(W) 1200Å
하부 드레인측 보조 게이트(36d) 및 하부 메인 게이트 전극(36m) 사이의 간격(SP) 1000Å
고전압 게이트 산화막(29)의 두께 330Å
게이트 층간절연막(37)의 등가산화막 두께 160Å
스페이서 패턴(47a)의 물질 실리콘 산화막
도 15를 참조하면, 본 발명의 제1 실시예에 따른 고전압 모스 트랜지스터는 종래의 고전압 모스 트랜지스터에 비하여 개선된 드레인 내압(BV)을 보였고, 본 발명의 제2 실시예에 따른 고전압 모스 트랜지스터는 본 발명의 제1 실시예에 따른 고전압 모스 트랜지스터보다 더욱 개선된 드레인 내압(BV)을 보였다.
상술한 바와 같이 본 발명에 따르면, 메인 게이트 전극 및 고농도 드레인 영역 사이에 플로팅된 드레인측 보조 게이트가 형성된다. 이에 따라, 상기 메인 게이 트 전극을 접지시키고 상기 고농도 드레인 영역에 드레인 전압을 인가하는 경우에, 상기 드레인측 보조 게이트에 유도되는 전압에 기인하여 상기 고농도 드레인 영역 및 상기 드레인측 보조 게이트 사이의 게이트 전계가 감소될 수 있다. 그 결과, 상기 고농도 드레인 영역의 접합을 통하여 흐르는 GIDL 전류가 억제되어 드레인 내압을 개선시킬 수 있다.

Claims (37)

  1. 반도체 기판 내에 제공된 소오스 영역 및 드레인 영역;
    상기 드레인 영역 및 상기 소오스 영역 사이의 상기 반도체 기판 상부에 배치되고 상기 반도체 기판으로부터 절연된 메인 게이트 전극;
    상기 메인 게이트 전극 및 상기 드레인 영역 사이의 상기 반도체 기판 상부에 차례로 적층된 하부 드레인측 보조 게이트 및 상부 드레인측 보조 게이트; 및
    상기 메인 게이트 전극 및 상기 하부 드레인측 보조 게이트 사이의 갭 영역 하부의 상기 반도체 기판 내에 제공된 드레인측 보조 불순물 영역을 포함하되,
    상기 하부 드레인측 보조 게이트는 상기 반도체 기판, 상기 메인 게이트 전극 및 상기 상부 드레인측 보조 게이트로부터 전기적으로 절연되고, 상기 드레인측 보조 불순물 영역은 상기 드레인 영역과 동일한 도전형을 갖는 고전압 모스 트랜지스터.
  2. 제 1 항에 있어서,
    상기 소오스 영역 및 상기 드레인 영역은 N형 불순물 영역들 또는 P형 불순물 영역들인 것을 특징으로 하는 고전압 모스 트랜지스터.
  3. 제 1 항에 있어서,
    상기 드레인 영역은 상기 하부 드레인측 보조 게이트로부터 이격된 고농도 드레인 영역 및 상기 고농도 드레인 영역으로부터 연장되어 상기 하부 드레인측 보조 게이트에 인접한 드레인 연장부를 포함하되, 상기 드레인 연장부는 상기 고농도 드레인 영역보다 낮은 불순물 농도를 갖는 것을 특징으로 하는 고전압 모스 트랜지 스터.
  4. 제 3 항에 있어서,
    상기 드레인측 보조 불순물 영역은 상기 드레인 연장부와 동일한 불순물 농도를 갖는 것을 특징으로 하는 고전압 모스 트랜지스터.
  5. 제 1 항에 있어서,
    상기 하부 드레인측 보조 게이트 및 상기 상부 드레인측 보조 게이트 사이에 개재된 게이트 층간절연막을 더 포함하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  6. 제 1 항에 있어서,
    상기 상부 드레인측 보조 게이트는 상기 메인 게이트 전극으로부터 전기적으로 절연된 것을 특징으로 하는 고전압 모스 트랜지스터.
  7. 제 1 항에 있어서,
    상기 메인 게이트 전극으로부터 연장되어 상기 메인 게이트 전극을 상기 상부 드레인측 보조 게이트에 전기적으로 연결시키는 게이트 연결부를 더 포함하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  8. 제 1 항에 있어서,
    상기 메인 게이트 전극 및 상기 드레인측 보조 게이트들 사이의 갭 영역을 채우는 절연성 스페이서 패턴; 및
    상기 드레인 영역에 인접한 상기 드레인측 보조 게이트들의 측벽들을 덮는 절연성 스페이서를 더 포함하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  9. 반도체 기판의 소정영역에 제공되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 내에 제공된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 활성영역 내에 제공된 드레인측 보조 불순물 영역;
    상기 드레인측 보조 불순물 영역 및 상기 소오스 영역 사이의 상기 활성영역 상부에 배치되되, 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비하는 메인 게이트 전극;
    상기 드레인측 보조 불순물 영역 및 상기 드레인 영역 사이의 상기 활성영역 상부에 배치되되, 하부 드레인측 보조 게이트, 상부 드레인측 보조 게이트 및 이들 사이의 게이트 층간 절연막을 구비하는 드레인측 보조 게이트 패턴; 및
    상기 메인 게이트 전극 및 상기 활성영역 사이와 아울러서 상기 드레인측 보조 게이트 패턴 및 상기 활성영역 사이의 고전압 게이트 절연막을 포함하는 고전압 모스 트랜지스터.
  10. 제 9 항에 있어서,
    상기 소오스 영역, 상기 드레인 영역 및 상기 드레인측 보조 불순물 영역은 P형 불순물 영역들 또는 N형 불순물 영역들인 것을 특징으로 고전압 모스 트랜지스터.
  11. 제 9 항에 있어서,
    상기 드레인 영역은 상기 하부 드레인측 보조 게이트로부터 이격된 고농도 드레인 영역 및 상기 고농도 드레인 영역으로부터 연장되어 상기 하부 드레인측 보조 게이트에 인접한 드레인 연장부를 포함하되, 상기 드레인 연장부는 상기 고농도 드레인 영역보다 낮은 불순물 농도를 갖고 상기 드레인측 보조 불순물 영역과 동일한 불순물 농도를 갖는 것을 특징으로 하는 고전압 모스 트랜지스터.
  12. 제 9 항에 있어서,
    상기 하부 드레인측 보조 게이트는 상기 하부 메인 게이트 전극과 동일한 물질막이고, 상기 상부 드레인측 보조 게이트는 상기 상부 메인 게이트 전극과 동일한 물질막인 것을 특징으로 하는 고전압 모스 트랜지스터.
  13. 제 9 항에 있어서,
    상기 하부 메인 게이트 전극 및 상기 상부 메인 게이트 전극 사이에 개재된 게이트 층간 절연막을 더 포함하되, 상기 상부 메인 게이트 전극은 상기 게이트 층간 절연막을 관통하는 게이트 비아홀을 통하여 상기 하부 메인 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 고전압 모스 트랜지스터.
  14. 제 9 항에 있어서,
    상기 상부 메인 게이트 전극으로부터 연장되어 상기 상부 메인 게이트 전극을 상기 상부 드레인측 보조 게이트에 전기적으로 연결시키는 게이트 연결부를 더 포함하되, 상기 게이트 연결부는 상기 소자분리막 상에 배치된 것을 특징으로 하는 고전압 모스 트랜지스터.
  15. 제 9 항에 있어서,
    상기 소오스 영역 및 상기 드레인측 보조 불순물 영역 사이의 상기 활성영역 내에 제공된 소오스측 보조 불순물 영역;
    상기 소오스 영역 및 상기 소오스측 보조 불순물 영역 사이의 상기 활성영역 상부에 배치되되, 상기 활성영역으로부터 전기적으로 절연된 하부 소오스측 보조 게이트, 상기 하부 소오스측 보조 게이트 상부의 상부 소오스측 보조 게이트 및 이들 사이의 게이트 층간절연막을 구비하는 소오스측 보조 게이트 패턴; 및
    상기 소오스측 보조 게이트 패턴 및 상기 활성영역 사이의 고전압 게이트 절연막을 더 포함하되, 상기 메인 게이트 전극은 상기 소오스측 보조 불순물 영역 및 상기 드레인측 보조 불순물 영역 사이의 상기 활성영역 상부에 제공되는 것을 특징으로 하는 고전압 모스 트랜지스터.
  16. 제 15 항에 있어서,
    상기 소오스측 보조 불순물 영역은 상기 드레인측 보조 불순물 영역과 동일한 도전형 및 동일한 불순물 농도를 갖는 것을 특징으로 하는 고전압 모스 트랜지스터.
  17. 제 15 항에 있어서,
    상기 드레인 영역은 상기 하부 소오스측 보조 게이트로부터 이격된 고농도 소오스 영역 및 상기 고농도 소오스 영역으로부터 연장되어 상기 하부 소오스측 보조 게이트에 인접한 소오스 연장부를 포함하되, 상기 소오스 연장부는 상기 고농도 소오스 영역보다 낮은 불순물 농도를 갖고 상기 소오스측 보조 불순물 영역과 동일한 불순물 농도를 갖는 것을 특징으로 하는 고전압 모스 트랜지스터.
  18. 제 15 항에 있어서,
    상기 소오스측 보조 게이트 패턴은 상기 드레인측 보조 게이트 패턴과 동일한 구조를 갖는 것을 특징으로 하는 고전압 모스 트랜지스터.
  19. 제 15 항에 있어서,
    상기 상부 소오스측 보조 게이트 및 상기 하부 소오스측 보조 게이트는 상기 메인 게이트 전극으로부터 전기적으로 절연된 것을 특징으로 하는 고전압 모스 트랜지스터.
  20. 제 15 항에 있어서,
    상기 상부 메인 게이트 전극을 상기 상부 소오스측 보조 게이트에 전기적으로 연결시키는 게이트 연결부를 더 포함하는 것을 특징으로 하는 고전압 모스 트랜지스터.
  21. 제1 및 제2 영역들을 갖는 반도체 기판;
    상기 반도체 기판의 소정영역에 제공되어 상기 제1 및 제2 영역들 내에 각각 고전압 활성영역 및 셀 활성영역을 한정하는 소자분리막;
    상기 고전압 활성영역 내에 제공된 소오스 영역 및 드레인 영역;
    상기 소오스 영역 및 상기 드레인 영역 사이의 상기 고전압 활성영역 내에 제공된 드레인측 보조 불순물 영역;
    상기 드레인측 보조 불순물 영역 및 상기 소오스 영역 사이의 상기 고전압 활성영역 상부에 배치되되, 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비하는 메인 게이트 전극;
    상기 드레인측 보조 불순물 영역 및 상기 드레인 영역 사이의 상기 고전압 활성영역 상부에 배치되되, 하부 드레인측 보조 게이트, 상부 드레인측 보조 게이 트 및 이들 사이의 게이트 층간 절연막을 구비하는 드레인측 보조 게이트 패턴; 및
    상기 메인 게이트 전극 및 상기 고전압 활성영역 사이와 아울러서 상기 드레인측 보조 게이트 패턴 및 상기 고전압 활성영역 사이에 개재된 고전압 게이트 절연막을 포함하되, 상기 하부 드레인측 보조 게이트는 상기 메인 게이트 전극 및 상기 상부 드레인측 보조 게이트로부터 전기적으로 절연된 비휘발성 메모리 소자.
  22. 제 21 항에 있어서,
    상기 소오스 영역, 상기 드레인 영역 및 상기 드레인측 보조 불순물 영역은 P형 불순물 영역들 또는 N형 불순물 영역들인 것을 특징으로 비휘발성 메모리 소자.
  23. 제 21 항에 있어서,
    상기 드레인 영역은 상기 하부 드레인측 보조 게이트로부터 이격된 고농도 드레인 영역 및 상기 고농도 드레인 영역으로부터 연장되어 상기 하부 드레인측 보조 게이트에 인접한 드레인 연장부를 포함하되, 상기 드레인 연장부는 상기 고농도 드레인 영역보다 낮은 불순물 농도를 갖고 상기 드레인측 보조 불순물 영역과 동일한 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제 21 항에 있어서,
    상기 하부 드레인측 보조 게이트는 상기 하부 메인 게이트 전극과 동일한 물 질막이고, 상기 상부 드레인측 보조 게이트는 상기 상부 메인 게이트 전극과 동일한 물질막인 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제 21 항에 있어서,
    상기 하부 메인 게이트 전극 및 상기 상부 메인 게이트 전극 사이에 개재된 게이트 층간 절연막을 더 포함하되, 상기 상부 메인 게이트 전극은 상기 게이트 층간 절연막을 관통하는 게이트 비아홀을 통하여 상기 하부 메인 게이트 전극에 전기적으로 접속된 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 제 21 항에 있어서,
    상기 상부 메인 게이트 전극으로부터 연장되어 상기 상부 메인 게이트 전극을 상기 상부 드레인측 보조 게이트에 전기적으로 연결시키는 게이트 연결부를 더 포함하되, 상기 게이트 연결부는 상기 소자분리막 상에 배치된 것을 특징으로 하는 비휘발성 메모리 소자.
  27. 제 21 항에 있어서,
    상기 소오스 영역 및 상기 드레인측 보조 불순물 영역 사이의 상기 고전압 활성영역 내에 제공된 소오스측 보조 불순물 영역;
    상기 소오스 영역 및 상기 소오스측 보조 불순물 영역 사이의 상기 고전압 활성영역 상부에 배치되되, 하부 소오스측 보조 게이트, 상부 소오스측 보조 게이 트 및 이들 사이의 게이트 층간절연막을 구비하는 소오스측 보조 게이트 패턴; 및
    상기 소오스측 보조 게이트 패턴 및 상기 고전압 활성영역 사이의 고전압 게이트 절연막을 더 포함하되, 상기 메인 게이트 전극은 상기 소오스측 보조 불순물 영역 및 상기 드레인측 보조 불순물 영역 사이의 상기 고전압 활성영역 상부에 제공되는 것을 특징으로 하는 비휘발성 메모리 소자.
  28. 제 27 항에 있어서,
    상기 소오스측 보조 불순물 영역은 상기 드레인측 보조 불순물 영역과 동일한 도전형 및 동일한 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  29. 제 27 항에 있어서,
    상기 드레인 영역은 상기 하부 소오스측 보조 게이트로부터 이격된 고농도 소오스 영역 및 상기 고농도 소오스 영역으로부터 연장되어 상기 하부 소오스측 보조 게이트에 인접한 소오스 연장부를 포함하되, 상기 소오스 연장부는 상기 고농도 소오스 영역보다 낮은 불순물 농도를 갖고 상기 소오스측 보조 불순물 영역과 동일한 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  30. 제 27 항에 있어서,
    상기 소오스측 보조 게이트 패턴은 상기 드레인측 보조 게이트 패턴과 동일 한 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  31. 제 27 항에 있어서,
    상기 상부 소오스측 보조 게이트 및 상기 하부 소오스측 보조 게이트는 상기 메인 게이트 전극으로부터 전기적으로 절연된 것을 특징으로 하는 비휘발성 메모리 소자.
  32. 제 27 항에 있어서,
    상기 상부 메인 게이트 전극을 상기 상부 소오스측 보조 게이트에 전기적으로 연결시키는 게이트 연결부를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  33. 제 21 항에 있어서,
    상기 셀 활성영역의 상부를 가로지르는 워드라인;
    상기 워드라인 및 상기 셀 활성영역 사이에 개재된 부유 게이트; 및
    상기 워드라인 및 상기 부유 게이트 사이의 게이트 층간절연막을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  34. 제 33 항에 있어서,
    상기 셀 활성영역의 상부를 가로지르는 선택라인;
    상기 선택라인 및 상기 셀 활성영역 사이에 개재되고 상기 게이트 층간절연막에 의해 상기 선택라인으로부터 절연된 선택 게이트 전극; 및
    상기 선택 게이트 전극 및 상기 셀 활성영역 사이에 개재된 선택 게이트 절연막을 더 포함하되, 상기 선택라인은 상기 게이트 층간절연막을 관통하는 셀 비아홀을 통하여 상기 선택 게이트 전극에 전기적으로 접속되고 상기 선택 게이트 절연막은 상기 고전압 게이트 절연막 보다 얇은 것을 특징으로 하는 비휘발성 메모리 소자.
  35. 제 34 항에 있어서,
    상기 선택 게이트 전극은 상기 하부 드레인측 보조 게이트와 동일한 물질막이고 상기 선택라인은 상기 상부 드레인측 보조 게이트와 동일한 물질막인 것을 특징으로 하는 비휘발성 메모리 소자.
  36. 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역 상에 고전압 게이트 절연막을 형성하고,
    상기 고전압 게이트 절연막을 덮는 하부 게이트 패턴을 형성하고,
    상기 하부 게이트 패턴을 갖는 기판 상에 게이트 층간절연막을 형성하고,
    상기 게이트 층간절연막 상에 상부 게이트 도전막을 형성하되, 상기 상부 게이트 도전막은 상기 게이트 층간절연막을 관통하는 게이트 비아홀을 통하여 상기 하부 게이트 패턴에 접촉하도록 형성되고,
    상기 상부 게이트 도전막, 상기 게이트 층간절연막 및 상기 하부 게이트 패턴을 패터닝하여 상기 활성영역의 상부를 가로지르는 메인 게이트 전극, 드레인측 보조 게이트 패턴 및 소오스측 보조 게이트 패턴을 형성하는 것을 포함하되, 상기 메인 게이트 전극은 상기 게이트 비아홀을 통하여 서로 전기적으로 접속된 하부 메인 게이트 전극 및 상부 메인 게이트 전극을 구비하도록 형성되고, 상기 드레인측 보조 게이트 패턴은 상기 게이트 층간절연막에 의해 서로 전기적으로 절연된 하부 드레인측 보조 게이트 및 상부 드레인측 보조 게이트를 포함하도록 형성되고, 상기 소오스측 보조 게이트 패턴은 상기 게이트 층간절연막에 의해 서로 전기적으로 절연된 하부 소오스측 보조 게이트 및 상부 소오스측 보조 게이트를 포함하도록 형성된 것을 특징으로 하는 고전압 모스 트랜지스터의 제조방법.
  37. 제 36 항에 있어서,
    상기 메인 게이트 전극, 상기 드레인측 보조 게이트 패턴 및 상기 소오스측 보조 게이트 패턴을 이온주입 마스크들로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 드레인 연장부, 소오스 연장부, 드레인측 보조 불순물 영역 및 소오스측 보조 불순물 영역을 형성하되, 상기 드레인 연장부는 상기 드레인측 보조 게이트 패턴에 인접하고 상기 메인 게이트 전극의 반대편에 위치한 상기 활성영역 내에 형성되고, 상기 소오스 연장부는 상기 소오스측 보조 게이트 패턴에 인접하고 상기 메인 게이트 전극의 반대편에 위치한 상기 활성영역 내에 형성되고, 상기 드레인측 보조 불순물 영역은 상기 메인 게이트 전극 및 상기 드레인측 보조 게이트 패턴 사이의 갭 영역 하부의 상기 활성영역 내에 형성되고, 상기 소오스측 보조 불순물 영역은 상기 메인 게이트 전극 및 상기 소오스측 보조 게이트 패턴 사이의 갭 영역 하부의 상기 활성영역 내에 형성되고,
    상기 소오스 연장부 및 상기 드레인 연장부 내에 각각 고농도 소오스 영역 및 고농도 드레인 영역을 형성하는 것을 더 포함하되, 적어도 상기 고농도 드레인 영역은 상기 드레인측 보조 게이트 패턴으로부터 이격된 것을 특징으로 하는 고전압 모스 트랜지스터의 제조방법.
KR1020050088335A 2005-09-22 2005-09-22 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들 KR100702029B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050088335A KR100702029B1 (ko) 2005-09-22 2005-09-22 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들
US11/518,724 US7696556B2 (en) 2005-09-22 2006-09-11 Nonvolatile memory devices including high-voltage MOS transistors with floated drain-side auxiliary gates and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050088335A KR100702029B1 (ko) 2005-09-22 2005-09-22 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들

Publications (2)

Publication Number Publication Date
KR20070033800A KR20070033800A (ko) 2007-03-27
KR100702029B1 true KR100702029B1 (ko) 2007-03-30

Family

ID=37883209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050088335A KR100702029B1 (ko) 2005-09-22 2005-09-22 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들

Country Status (2)

Country Link
US (1) US7696556B2 (ko)
KR (1) KR100702029B1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100816760B1 (ko) * 2006-11-15 2008-03-25 삼성전자주식회사 게이트 전극을 구비하는 반도체소자 및 그 제조방법
US7749855B2 (en) * 2007-08-14 2010-07-06 Spansion Llc Capacitor structure used for flash memory
SE533026C2 (sv) * 2008-04-04 2010-06-08 Klas-Haakan Eklund Fälteffekttransistor med isolerad gate seriekopplad med en JFET
KR101155279B1 (ko) * 2009-09-01 2012-06-18 에스케이하이닉스 주식회사 반도체 메모리 소자
KR101718981B1 (ko) 2010-06-30 2017-03-23 삼성전자주식회사 콘택 플러그를 포함하는 반도체 소자
US8604555B1 (en) * 2012-10-11 2013-12-10 Macronix International Co., Ltd. Semiconductor structure and manufacturing method of the same
CN103730496B (zh) * 2012-10-15 2016-07-13 旺宏电子股份有限公司 半导体结构及其制造方法
CN112614881B (zh) * 2020-12-15 2023-04-07 成都挚信电子技术有限责任公司 一种新型高速高隔离度pHEMT微波开关芯片

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0545459A (ja) * 1991-08-12 1993-02-23 Toyota Motor Corp ドツプラ式対地車速検出装置
JPH06260510A (ja) * 1993-03-05 1994-09-16 Sumitomo Electric Ind Ltd 電界効果型トランジスタおよびその製造方法
JP2003023947A (ja) * 2001-07-18 2003-01-28 Shinano Kagaku Kogyo Kk 伐倒材の処理方法
JP2004235527A (ja) * 2003-01-31 2004-08-19 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
KR20050055223A (ko) * 2003-12-05 2005-06-13 매그나칩 반도체 유한회사 반도체 소자의 고전압 트랜지스터
KR20060077169A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7154147B1 (en) * 1990-11-26 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US5793081A (en) * 1994-03-25 1998-08-11 Nippon Steel Corporation Nonvolatile semiconductor storage device and method of manufacturing
US6074914A (en) * 1998-10-30 2000-06-13 Halo Lsi Design & Device Technology, Inc. Integration method for sidewall split gate flash transistor
JP4904631B2 (ja) * 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
KR100375232B1 (ko) * 2001-03-20 2003-03-08 삼성전자주식회사 비휘발성 메모리 소자의 제조방법
KR100364815B1 (en) 2001-04-28 2002-12-16 Hynix Semiconductor Inc High voltage device and fabricating method thereof
JP4290548B2 (ja) * 2001-08-06 2009-07-08 エヌエックスピー ビー ヴィ アクセスゲートと制御ゲートと電荷蓄積領域とを有するメモリセルを含む不揮発性メモリを備えた半導体装置の製造方法
KR100436287B1 (ko) 2001-11-17 2004-06-16 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
JP4225728B2 (ja) * 2002-01-08 2009-02-18 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
JP2004349349A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置及び携帯電子機器
US7045849B2 (en) * 2003-05-21 2006-05-16 Sandisk Corporation Use of voids between elements in semiconductor structures for isolation
US7057931B2 (en) * 2003-11-07 2006-06-06 Sandisk Corporation Flash memory programming using gate induced junction leakage current
KR100607173B1 (ko) * 2004-02-20 2006-08-01 삼성전자주식회사 산화물 전하 저장층을 갖는 비휘발성 메모리 소자
TWI246748B (en) * 2005-02-03 2006-01-01 Powerchip Semiconductor Corp Non-volatile memory and fabricating method and operating method thereof
TWI260073B (en) * 2005-04-21 2006-08-11 Macronix Int Co Ltd Non-volatile memory and fabricating method thereof and operation thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0545459A (ja) * 1991-08-12 1993-02-23 Toyota Motor Corp ドツプラ式対地車速検出装置
JPH06260510A (ja) * 1993-03-05 1994-09-16 Sumitomo Electric Ind Ltd 電界効果型トランジスタおよびその製造方法
JP2003023947A (ja) * 2001-07-18 2003-01-28 Shinano Kagaku Kogyo Kk 伐倒材の処理方法
JP2004235527A (ja) * 2003-01-31 2004-08-19 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置及びその製造方法
KR20050055223A (ko) * 2003-12-05 2005-06-13 매그나칩 반도체 유한회사 반도체 소자의 고전압 트랜지스터
KR20060077169A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 고전압 반도체 소자 및 그 제조 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
06260510
16235527

Also Published As

Publication number Publication date
US7696556B2 (en) 2010-04-13
US20070063257A1 (en) 2007-03-22
KR20070033800A (ko) 2007-03-27

Similar Documents

Publication Publication Date Title
KR100702029B1 (ko) 플로팅된 드레인측 보조 게이트를 갖는 고전압 모스트랜지스터를 구비하는 비휘발성 메모리 소자들 및 그제조방법들
US5460989A (en) Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same
US5741719A (en) Nonvolatile memory device and method of manufacturing the same
US4794562A (en) Electrically-erasable/programmable nonvolatile semiconductor memory device
KR100429958B1 (ko) 불휘발성 반도체 기억 장치를 포함하는 반도체 집적 회로장치
KR101517647B1 (ko) 비휘발성 메모리 어레이
KR100675281B1 (ko) 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법
US7126203B2 (en) Semiconductor device having a capacitance device
US7094652B2 (en) Semiconductor device and method of manufacturing the same
US7767523B2 (en) Semiconductor device with integrated flash memory and peripheral circuit and its manufacture method
KR100736506B1 (ko) 불휘발성 기억 장치
US20060202257A1 (en) Nonvolatile semiconductor memory device
KR100348836B1 (ko) 반도체 장치의 제조 방법, 불휘발성 반도체 메모리 장치및 그 제조 방법
KR100706249B1 (ko) 핀형 활성영역이 구비된 비휘발성 기억 장치 및 그제조방법
JP3586332B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2008166759A (ja) 不揮発性メモリ素子及びその製造方法
US5814850A (en) Semiconductor device including a capacitor responsible for a power supply voltage to semiconductor device and capable of blocking an increased voltage
JP2009004638A (ja) 半導体記憶装置およびその製造方法
KR20070076444A (ko) 반도체 기억 장치 및 그 제조 방법
JP2002305260A (ja) 不揮発性メモリ素子及びその製造方法
KR20080061764A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US20070170499A1 (en) Semiconductor device and manufacturing method thereof
JP2008187051A (ja) 半導体記憶装置
JP2007180150A (ja) 不揮発性半導体記憶装置およびその製造方法
US7626225B2 (en) Semiconductor device including nonvolatile memory having a floating gate electrode

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee