KR100675281B1 - 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 디커플링 캐패시터를 갖는 반도체 소자 및 그 제조방법을 제공한다. 상기 반도체 소자는 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역의 상기 반도체기판 내에 적어도 하나의 채널 트렌치가 배치된다. 상기 제 1 및 제 2 주변회로 영역의 상기 반도체기판 내에 각각 적어도 하나의 제 1 캐패시터 트렌치 및 적어도 하나의 제 2 캐패시터 트렌치가 배치된다. 상기 셀 영역의 기판 상에 상기 채널 트렌치를 채우는 게이트 전극이 배치된다. 상기 제 1 주변회로 영역의 기판 상에 적어도 상기 제 1 캐패시터 트렌치를 채우는 제 1 상부전극이 배치된다. 상기 제 2 주변회로 영역의 기판 상에 적어도 상기 제 2 캐패시터 트렌치를 채우는 제 2 상부전극이 배치된다. 상기 채널 트렌치 및 상기 게이트 전극 사이에 게이트 유전막이 개재된다. 상기 제 1 캐패시터 트렌치를 갖는 상기 제 1 주변회로 영역의 기판 및 상기 제 1 상부전극 사이에, 상기 게이트 유전막과 동일한 두께를 갖는 제 1 유전막이 개재된다. 상기 제 2 캐패시터 트렌치를 갖는 상기 제 2 주변회로 영역의 기판 및 상기 제 2 상부전극 사이에, 상기 제 1 유전막과 다른 두께를 갖는 제 2 유전막이 개재된다.
Description
도 1은 일반적인 디커플링 캐패시터를 갖는 반도체 소자의 배치를 설명하기 위한 일예의 구성을 나타낸 것이다.
도 2a 내지 도 7a는 본 발명의 실시예들에 따른 디커플링 캐패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 절단선 I-I'에 따른 단면도들이다.
도 2c 및 도 2d는 도 2a에 나타낸 캐패시터 트렌치들의 다른 실시예들을 나타낸 평면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 디커플링 캐패시터(decoupling capacitor)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 티커플링 캐패시터는 노이즈 영향(noise effect)을 최소화하기 위하여 대개의 초고밀도집적회로(Very Large Scale Integration, VLSI)에서 필 요로 하며 로직 및 메모리 어레이 회로의 다양한 형태를 갖는 전력원(power supply)에 부착된다. 외부에서 공급되는냐 혹은 내부에서 생성되느냐에 관계없이 차세대 디램(advanced DRAM) 어레이 상에서의 공급 전력 전위는 일반적으로 약 -0.5V 내지 약 3.5V 의 변이를 가지며, 이것은 다양한 형태를 갖는 전력원 모두에 대하여 충분한 디커플링 캐패시터를 제공하는 것을 어렵게 한다.
외부 공급 전원(Vext)은 대략 1.8V를 나타내며 상기 외부 공급 전원(Vext)을 내부에서 승압시키거나 다운시켜 내부 전원들을 생성시킬 수 있다. 이때, 승압된 내부 전원(Vpp)은 일반적으로 전하펌프(charge pump)에 의해 내부적으로 생성되고 전압 조정기(voltage regulator)에 의해 조정된다. 셀로부터의 판독 또는 셀에 대한 기록과 같은 디램 동작 중, 워드라인은 상기 승압된 내부 전원(Vpp)으로 액세스된다. 이러한 상기 승압된 내부 전원(Vpp)은 통상 외부 공급 전원(Vext) 보다 매우 높다. 일례로, 디램 기술에서 외부 공급 전원(Vext)이 1.8V일 때, 승압된 내부 전원(Vpp)은 3.0 V일 수 있다. 상기 승압된 내부 전원(Vpp)은 디램의 액세스 시간을 향상시키기 위하여 필요하다. 따라서, 워드라인이 액세스될 때, 상기 승압된 내부 전원(Vpp)으로부터 많은 양의 전류가 흐르게 된다. 만약 승압된 내부 전원(Vpp)의 디커플링 캐패시터가 충분이 크지 않다면, 승압된 내부 전원(Vpp)에 노이즈 스파이크(noise spike)가 나타나게 될 것이다.
또한, 내부 전원들 중 상기 외부 공급 전원(Vext)을 다운시켜 더 낮은 전압의 다운된 내부 전원(Vint)이 생성될 수 있다. 상기 다운된 내부 전원(Vint)은 상기 반도체 소자 내부에서 상기 워드라인 이외의 저전력을 필요로 하는 부분에 전력 을 공급하는 역할을 한다.
일반적으로, 종래의 반도체 소자의 디커플링 캐패시터는 셀 영역이 아니라 주변 회로 영역의 빈 공간에 채워지게 된다. 따라서, 디커플링 캐패시터가 채워지는 영역은 제한되게 되며, 제한된 영역에 큰 캐패시턴스를 가진 디커플링 캐패시터를 만들어야만 필터링의 효과가 커지게 된다.
상기 제한된 영역에 큰 캐패시턴스를 가진 디커플링 캐패시터를 형성하는 방법에 대해 대한민국 등록특허 제 329,616호에 "반도체소자의 디커플링 캐패시터 형성방법" 이라는 제목으로 개시된바 있다.
상기 대한민국 등록특허 제 329,616호에 따르면, 상기 방법은 디커플링 캐패시터 형성영역의 반도체기판에 다수의 트렌치를 형성하고, 상기 반도체기판 표면에 게이트 산화막과 게이트전극용 도전체를 형성하고 이를 패터닝함으로써 게이트 전극과 디커플링 캐패시터를 형성하는 공정을 포함한다. 상기 특허는 트렌치를 이용하여 상기 디커플링 캐패시터의 캐패시턴스를 증가시켰으나, 상기 디커플링 캐패시터를 고전위차를 갖는 전원라인들 사이, 예를 들어, 승압된 내부 전원(Vpp)라인 및 그라운드(GND) 라인 사이에 형성할 경우 상기 게이트 산화막의 두께가 얇아 상기 게이트 산화막이 브레이크다운 현상이 발생할 가능성이 증가하게 된다. 또는 상기 게이트 산화막의 브레이크다운 현상을 방지하기 위해 상기 게이트 산화막의 두께를 두껍게 형성할 경우 저전위차 전원라인들 사이에 형성되는 디커플링 캐패시터는 상기 게이트 산화막의 두께가 불필요하게 두꺼우므로 인해 캐패시턴스가 감소하게 되는 문제점이 있다.
이에 반해, 대한민국 공개특허공보 특2002-58019호에 "리소그래피적 더미 충진제를 이용한 최적 디커플링 커패시터"라는 제목으로 고전압 및 저전압에 대해 디커플링 캐패시터를 다르게 형성하는 방법에 대해 개시된바 있다.
상기 대한민국 공개특허공보 특2002-58019호에 따르면, 상기 방법은 데이터 입출력을 위한 내부 저전압, 비트라인 동일화 전압, 비트라인 고전압 또는 네가티브 워드라인 전압등을 포함하는 저전압 전력원용 디커플링 캐패시터를 형성하기 위하여 딥 트렌치 리소그래픽 충진 패턴이 사용될 수 있으며, 고전압 전력원에 대해서는, 게이트 충진제와 확산 충진제를 결합하여 플레이트 캐패시터 또는 FET(field effect transistor) 캐패시터를 형성할 수 있으며, 플레이트 캐패시터 또는 FET 캐패시터는 외부 공급 전압용 얇은 게이트 옥사이드 캐패시터 또는 승압된 워드라인 공급 전압용 두꺼운 게이트 옥사이드 캐패시터로 제조되는 방법에 대해 제공한다. 상기 방법은 고전압 전력원에 대해 게이트 산화막의 두께를 다르게 형성하는 방법을 제시하였으나, 상기 게이트 산화막의 두께 증가에 따른 상기 디커플링 캐패시터의 용량 감소에 대한 해결책을 제시하지 못하고 있다.
따라서, 전원전압들 사이의 전위차를 고려하여 유전막의 브레이크다운 현상을 방지하면서도 종래기술과 비교하여 단위면적 당 캐패시터의 용량을 증가시키기에 적합한 디커플링 캐패시터를 갖는 반도체 소자에 대한 연구가 절실히 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 전원전압들 사이의 전위차를 고려하 여 유전막의 브레이크다운 현상을 방지하면서도 종래기술과 비교하여 단위면적 당 캐패시터의 용량을 증가시키기에 적합한 디커플링 캐패시터를 갖는 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전원전압들 사이의 전위차를 고려하여 유전막의 브레이크다운 현상을 방지하면서도 종래기술과 비교하여 단위면적 당 캐패시터의 용량을 증가시킬 수 있는 디커플링 캐패시터를 갖는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 디커플링 캐패시터를 갖는 반도체 소자를 제공한다. 상기 반도체 소자는 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역을 갖는 반도체기판을 구비한다. 상기 셀 영역의 상기 반도체기판 내에 적어도 하나의 채널 트렌치가 배치된다. 상기 제 1 및 제 2 주변회로 영역의 상기 반도체기판 내에 각각 적어도 하나의 제 1 캐패시터 트렌치 및 적어도 하나의 제 2 캐패시터 트렌치가 배치된다. 상기 셀 영역의 기판 상에 상기 채널 트렌치를 채우는 게이트 전극이 배치된다. 상기 제 1 주변회로 영역의 기판 상에 적어도 상기 제 1 캐패시터 트렌치를 채우는 제 1 상부전극이 배치된다. 상기 제 2 주변회로 영역의 기판 상에 적어도 상기 제 2 캐패시터 트렌치를 채우는 제 2 상부전극이 배치된다. 상기 채널 트렌치 및 상기 게이트 전극 사이에 게이트 유전막이 개재된다. 상기 제 1 캐패시터 트렌치를 갖는 상기 제 1 주변회로 영역의 기판 및 상기 제 1 상부전극 사이에, 상기 게이트 유전막과 동일한 두께를 갖는 제 1 유전막이 개재된다. 상기 제 2 캐 패시터 트렌치를 갖는 상기 제 2 주변회로 영역의 기판 및 상기 제 2 상부전극 사이에, 상기 제 1 유전막과 다른 두께를 갖는 제 2 유전막이 개재된다.
본 발명의 몇몇 실시예들에서, 상기 게이트 전극 양측의 상기 반도체기판 내에 각각 소오스 영역 및 드레인 영역이 배치될 수 있다. 상기 제 1 상부전극과 인접한 상기 반도체기판 내에 제 1 불순물 영역이 배치될 수 있다. 또한, 상기 제 2 상부전극과 인접한 상기 반도체기판 내에 제 2 불순물 영역이 배치될 수 있다.
다른 실시예들에서, 상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 갖는 기판 상에 층간절연막이 배치될 수 있다. 상기 층간절연막을 관통하여 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 콘택플러그들이 배치될 수 있다. 상기 콘택플러그들을 갖는 기판 상에, 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 제 1 하부전극배선, 제 1 상부전극배선, 제 2 하부전극배선 및 제 2 상부전극배선이 배치될 수 있다.
또 다른 실시예들에서, 상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 얇을 수 있다. 이때, 상기 제 1 하부전극배선 및 상기 제 1 상부전극배선에 인가되는 전원전압들의 전위차가 상기 제 2 하부전극배선 및 상기 제 2 상부전극배선에 인가되는 전원전압들의 전위차 보다 더 큰 것이 바람직하다.
또 다른 실시예들에서, 상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 두꺼울 수 있다. 이때, 상기 제 2 하부전극배선 및 상기 제 2 상부전극배선에 인가되는 전원전압들의 전위차가 상기 제 1 하부전극배선 및 상기 제 1 상부전극배 선에 인가되는 전원전압들의 전위차 보다 더 큰 것이 바람직하다.
또 다른 실시예들에서, 상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 동일 물질막일 수 있다.
또 다른 실시예들에서, 상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 열산화막일 수 있다.
또 다른 실시예들에서, 상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상부 트렌치 및 하부 트렌치로 구성될 수 있다. 상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 더 넓을 수 있다.
또 다른 실시예들에서, 상기 제 1 및 제 2 캐패시터 트렌치들은 각각 평면도로 보여 질 때 라인 공간 형태, 원형 또는 타원형일 수 있다.
본 발명의 다른 일 양태에 따르면, 디커플링 캐패시터를 갖는 반도체 소자의 제조방법을 제공한다. 이 방법은 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역을 구비하는 반도체기판을 준비하는 것을 포함한다. 상기 셀 영역, 상기 제 1 및 제 2 주변회로 영역의 상기 반도체기판 내에 각각 적어도 하나의 채널 트렌치, 적어도 하나의 제 1 캐패시터 트렌치 및 적어도 하나의 제 2 캐패시터 트렌치를 형성한다. 상기 채널 트렌치 내벽, 적어도 상기 제 1 캐패시터 트렌치 내벽 및 적어도 상기 제 2 캐패시터 트렌치 내벽을 각각 덮는 게이트 유전막, 제 1 유전막 및 제 2 유전막을 형성하되, 상기 제 1 유전막은 상기 게이트 유전막과 동일한 두께를 갖고 상기 제 2 유전막과 서로 다른 두께를 갖도록 형성한다. 상기 게이트 유전막에 둘러싸인 상기 채널 트렌치, 상기 제 1 유전막에 둘러싸인 상기 제 1 캐패시터 트렌치 및 상기 제 2 유전막에 둘러싸인 상기 제 2 캐패시터 트렌치를 각각 채우는 게이트 전극, 제 1 상부전극 및 제 2 상부전극을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 형성한 후, 상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 셀 영역의 기판 내에 소오스 영역 및 드레인 영역을 형성함과 아울러, 상기 제 1 및 제 2 주변회로 영역의 기판 내에 각각 제 1 불순물 영역 및 제 2 불순물 영역을 형성할 수 있다.
다른 실시예들에서, 상기 반도체기판 내에 불순물 이온들을 주입한 후, 상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 갖는 기판 상에 층간절연막을 형성할 수 있다. 이어, 상기 층간절연막을 관통하여 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 콘택플러그들을 형성할 수 있다. 상기 콘택플러그들을 갖는 기판 상에 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 제 1 하부전극배선, 제 1 상부전극배선, 제 2 하부전극배선 및 제 2 상부전극배선을 형성할 수 있다.
또 다른 실시예들에서, 상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상부 트렌치 및 하부 트렌치를 포함하도록 형성될 수 있다. 상기 제 1 및 제 2 캐패시터 트렌치들은 상기 하부 트렌치의 폭이 상기 상부 트렌치의 폭 보다 더 넓게 형성될 수 있다.
또 다른 실시예들에서, 상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 열산화막으로 형성될 수 있다.
또 다른 실시예들에서, 상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 얇게 형성될 수 있다.
또 다른 실시예들에서, 상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 두껍게 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 일반적인 디커플링 캐패시터를 갖는 반도체 소자의 배치를 설명하기 위한 일예의 구성을 나타낸 것이다.
도 1을 참조하면, 상기 반도체 소자는 셀 영역들(CA) 및 상기 셀 영역들(CA)을 둘러싸는 주변회로 영역들로 구성될 수 있다. 상기 주변회로 영역들 내에 로우 디코더들(10-1, 10-2), 및 컬럼 디코더 및 데이터 입출력 제어회로들(12-1, 12-2)이 배치될 수 있다. 상기 주변회로 영역들 내에 로우 디코더들(10-1, 10-2) 및 컬럼 디코더 및 데이터 입출력 제어회로들(12-1, 12-2)이 배치되고 남은 빈 영역들(EC)이 존재하게 된다. 상기 빈 영역들(EC) 내에 디커플링 캐패시터들(DC)이 배치 된다.
상기 셀 영역들(CA) 각각은 워드 라인(WL)과 비트 라인(BL)사이에 연결된 셀 트랜지스터(T)와 셀 캐패시터(C)로 구성된 메모리 셀(MC)들로 구성되어 있다. 상기 디커플링 캐패시터들(DC)은 전원 전압들과 그라운드 전압(GND)과 같은 동작 전원들 사이에 병렬 연결된 모스 캐패시터로 구성되어 있다. 상기 전원 전압들은 승압된 내부 전원(Vpp), 다운된 내부 전원(Vint) 또는 외부 공급 전원(Vext) 등 일 수 있다.
도 2a 내지 도 7a는 본 발명의 실시예들에 따른 디커플링 캐패시터를 갖는 반도체 소자의 제조방법을 설명하기 위한 평면도들이며, 도 2b 내지 도 7b는 각각 도 2a 내지 도 7a의 절단선 I-I'에 따른 단면도들이다. 도 2c 및 도 2d는 도 2a에 나타낸 캐패시터 트렌치들의 다른 실시예들을 나타낸 평면도들이다.
도 2a 내지 도 2d를 참조하면, 셀 영역(CA), 제 1 주변회로 영역(P1) 및 제 2 주변회로 영역(P2)을 갖는 반도체기판(5)을 준비한다. 상기 반도체기판(5) 내에 셀 활성영역(A), 제 1 주변회로 활성영역(AP1) 및 제 2 주변회로 활성영역(AP2)을 한정하는 소자분리막(7)을 형성한다. 상기 소자분리막(7)은 트렌치 소자분리막으로 형성할 수 있다.
상기 셀 영역(CA)의 상기 반도체기판(5) 내에 상기 셀 활성영역(A)을 가로지르는 채널 트렌치들(10t)을 형성한다. 상기 채널 트렌치들(10t)은 상부 트렌치 및 하부 트렌치로 형성될 수 있으며 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 더 넓게 형성할 수 있다. 이와 동시에 상기 제 1 및 제 2 주변회로 활성영역들 (AP1,AP2)의 상기 반도체기판(5) 내에 라인 공간 형태의 제 1 캐패시터 트렌치들(10t')및 제 2 캐패시터 트렌치들(10t")을 각각 형성할 수 있다. 상기 제 1 및 제 2 캐패시터 트렌치들(10t',10t") 역시 상부 트렌치 및 하부 트렌치로 형성될 수 있으며 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 더 넓게 형성할 수 있다. 이때, 상기 셀 영역(CA), 상기 제 1 주변회로 영역(P1) 및 상기 제 2 주변회로 영역(P2)에 각각 대응되는 포토마스크의 패턴들(MP1,MP1',MP1")은 라인 공간 형태의 패턴일 수 있다.
또는 이와 달리, 도 2c에 나타낸 바와 같이 상기 제 1 및 제 2 주변회로 활성영역들(AP1,AP2) 내에 각각 아일랜드 형태로 배치된 원형의 제 1 캐패시터 트렌치들(11t')및 제 2 캐패시터 트렌치들(11t")을 형성할 수 있다. 이때, 상기 제 1 주변회로 영역(P1) 및 상기 제 2 주변회로 영역(P2)에 각각 대응되는 포토마스크의 패턴들(MP2',MP2")은 아일랜드 형태로 배치된 사각형 패턴일 수 있다.
또는 이와 달리, 도 2d에 나타낸 바와 같이 상기 제 1 및 제 2 주변회로 활성영역들(AP1,AP2) 내에 각각 아일랜드 형태로 배치된 타원형의 제 1 캐패시터 트렌치들(12t')및 제 2 캐패시터 트렌치들(12t")을 형성할 수 있다. 이때, 상기 제 1 주변회로 영역(P1) 및 제 2 주변회로 영역(P2)에 각각 대응되는 포토마스크의 패턴들(MP3',MP3")은 아일랜드 형태로 배치된 직사각형 패턴일 수 있다. 또는, 도면에 도시하지 않았지만 상기 제 1 캐패시터 트렌치들 및 상기 제 2 캐패시터 트렌치들의 패턴을 다르게 형성할 수 있다. 예를 들어, 상기 제 1 주변회로 영역(P1)에는 라인 공간 형태의 제 1 캐패시터 트렌치들(11t')를 형성하고 상기 제 2 주변회로 영역(P2)에는 아일랜드 형태로 배치된 원형의 제 2 캐패시터 트렌치들(12t")을 형성할 수 도 있다.
상기 채널 트렌치들(10t)은 반도체소자의 고집적화에 따른 단채널 효과를 방지하기 위해 채널 길이를 증가시키기 위한 목적으로 형성할 수 있다. 이에 반해, 상기 제 1 및 제 2 캐패시터 트렌치들(10t',11t',12t',10t",11t",12t")은 이후에 형성될 모스형 디커플링 캐패시터에서 캐패시터의 유효면적을 증가시켜 단위면적 당 캐패시터의 용량을 증가시키기 위해 형성한다.
상기 채널 트렌치들(10t)의 내벽 및 상기 셀 활성영역(A) 상부를 덮는 예비 게이트 유전막(15)을 형성함과 아울러 상기 제 1 주변회로 활성영역(AP1) 상부 및 상기 제 1 채널 트렌치들(10t')의 내벽을 덮는 제 1 예비 유전막(15')을 형성하고, 이와 동시에 상기 제 2 주변회로 활성영역(AP2) 상부 및 상기 제 2 채널 트렌치들(10t")의 내벽을 덮는 더미 유전막(15")을 형성한다. 상기 유전막들은(15,15',15")은 상기 트렌치들을 갖는 반도체기판을 열산화시켜 형성할 수 있다.
도 3a 및 도 3b를 참조하면, 상기 예비 게이트 유전막(15), 제 1 예비 유전막(15') 및 더미 유전막(15")을 갖는 반도체기판 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 상기 제 2 주변회로 영역(P2)을 노출시키는 마스크 패턴(20)을 형성한다. 상기 마스크 패턴(20)을 갖는 반도체기판을 식각하여 상기 제 2 주변회로 영역(P2)의 상기 더미 유전막(15")을 선택적으로 제거한다.
도 4a 및 도 4b를 참조하면, 이어, 상기 마스크 패턴(20)을 제거한다. 상기 마스크 패턴(20)이 제거된 상기 반도체기판 상에 유전막을 형성한다. 상기 유전막 은 열산화 공정에 의해 형성될 수 있다. 그 결과, 상기 셀 활성영역(A) 상에는 상기 예비 게이트 유전막(15)이 더 두꺼워진 게이트 유전막(25)이 형성된다. 이와 동시에 상기 제 1 주변회로 활성영역(AP1) 상에는 상기 제 1 예비 유전막(15')이 더 두꺼워진 제 1 유전막(25')이 형성되고, 상기 제 2 주변회로 활성영역(AP2) 상에는 상기 제 1 유전막(25') 보다 얇은 두께를 가지는 제 2 유전막(25")이 형성될 수 있다.
이어, 상기 게이트 유전막(25) 및 상기 제 1 및 제 2 유전막들(25',25")을 갖는 기판 상에 도전막(30)을 형성한다. 상기 도전막(30)은 폴리실리콘막 또는 차례로 적층된 폴리실리콘막 및 텅스텐실리사이드막으로 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 도전막(30)을 패터닝하여 상기 셀 영역(CA)의 상기 채널 트렌치들(10t)을 채우면서 상기 셀 활성영역(A)을 가로지르는 게이트 전극들(30g)을 형성한다. 이와 동시에 상기 제 1 캐패시터 트렌치들(10t')을 동시에 채우는 제 1 상부전극(30')을 형성할 수 있다. 이때, 상기 제 1 상부전극(30')은 상기 제 1 주변회로 활성영역(AP1)을 가로지르도록 형성될 수 도 있고 또는 상기 제 1 주변회로 활성영역(AP1)의 가장자리들을 노출시키면서 형성될 수 도 있다. 또한, 상기 제 2 캐패시터 트렌치들(10t")을 동시에 채우는 제 2 상부전극(30")을 형성한다. 상기 제 2 상부전극(30") 역시 상기 제 2 주변회로 활성영역(AP2)을 가로지르도록 형성될 수 도 있고 또는 상기 제 2 주변회로 활성영역(AP2)의 가장자리들을 노출시키면서 형성될 수 도 있다. 이때, 상기 도전막(30)을 패터닝함과 동시에 상기 게이트 유전막(25), 상기 제 1 및 제 2 유전막들(25',25")이 패터닝될 수 있다. 그 결과, 패터닝된 게이트 유전막(25g) 및 패터닝된 제 1 및 제 2 유전막들(25c',25c")이 형성될 수 있다.
상기 패터닝된 게이트 유전막(25g) 및 패터닝된 제 1 및 제 2 유전막들(25c',25c")을 갖는 반도체기판 상에 스페이서막을 형성할 수 있다. 이어, 상기 스페이서막을 갖는 반도체기판을 에치백하여 상기 게이트 전극(30g), 상기 제 1 및 제 2 상부전극들(30',30")의 측벽들을 덮는 스페이서들(32)을 형성할 수 있다.
이어, 상기 게이트 전극(30g), 상기 제 1 및 제 2 상부전극(30',30")을 이온주입마스크로 이용하여 상기 스페이서들(32)을 갖는 반도체기판 내에 불순물 이온들을 주입하여 상기 셀 활성영역(A) 내에 소오스 영역들(35s) 및 드레인 영역(35d)을 형성할 수 있다. 이와 동시에 상기 제 1 및 제 2 주변회로 활성영역(AP1,AP2) 내에 각각 제 1 불순물 영역들(35') 및 제 2 불순물 영역들(35")을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 불순물 영역들을 갖는 기판 상에 층간절연막(45)을 형성한다. 상기 층간절연막(45)을 관통하여 상기 제 1 불순물 영역들(35')의 소정영역들을 노출시키는 제 1 하부전극 콘택홀들(50h')을 형성할 수 있다. 이와 동시에 상기 층간절연막(45)을 관통하여 상기 제 1 상부전극(30')의 소정영역들을 노출시키는 제 1 상부전극 콘택홀들(52h')을 형성할 수 있다. 또한, 상기 층간절연막(45)을 관통하여 상기 제 2 불순물 영역들(35")의 소정영역들을 노출시키는 제 2 하부전극 콘택홀들(50h")을 형성할 수 있다. 이와 동시에, 상기 층간절연막(45)을 관통하여 상기 제 2 상부전극(30")의 소정영역들을 노출시키는 제 2 상 부전극 콘택홀들(52h")을 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제 1 하부전극 콘택홀들(50h'), 상기 제 1 상부전극 콘택홀들(52h'), 상기 제 2 하부전극 콘택홀들(50h") 및 상기 제 2 상부전극 콘택홀들(52h")을 각각 채우는 제 1 하부전극 콘택플러그들(50p'), 상기 제 1 상부전극 콘택플러그들(52p'), 상기 제 2 하부전극 콘택플러그들(50p") 및 상기 제 2 상부전극 콘택플러그들(52p")을 형성한다.
이어, 상기 콘택플러그들(50p',52p',50p",52p")을 갖는 반도체기판 상에 상부배선막을 형성한다. 상기 상부배선막을 패터닝하여 상기 제 1 하부전극 콘택플러그들(50p')과 전기적으로 접촉하는 제 1 하부전극배선(55')을 형성함과 아울러, 상기 제 1 상부전극 콘택플러그들(52p')과 전기적으로 접촉하는 제 1 상부전극배선(57')을 형성할 수 있다. 이와 동시에 상기 제 2 하부전극 콘택플러그들(50p")과 전기적으로 접촉하는 제 2 하부전극배선(55")을 형성함과 아울러, 상기 제 2 상부전극 콘택플러그들(52p")과 전기적으로 접촉하는 제 2 상부전극배선(57")을 형성할 수 있다.
또한, 이에 더하여 도 7a에 나타낸 바와 같이 상기 제 1 주변회로 영역(P1)의 상기 층간절연막(45) 상에 제 1 전원라인(PL1) 및 제 2 전원라인(PL1)을 형성함과 아울러 상기 제 2 주변회로 영역(P2)의 상기 층간절연막(45) 상에 제 3 전원라인(PL3) 및 제 4 전원라인(PL4)을 형성할 수 있다. 이때, 상기 제 1 하부전극배선(55')은 제 1 전원라인(PL1)에 연결될 수 있으며, 상기 제 1 상부전극배선(57')은 제 2 전원라인(PL2)에 연결되어 형성될 수 있다. 따라서, 상기 제 1 전원라인(PL1) 및 상기 제 2 전원라인(PL2) 사이에 상기 제 1 유전막(25c')을 사이에 두고 제 1 모스형 디커플링 캐패시터가 형성될 수 있다.
또한, 상기 제 2 하부전극배선(55")은 제 3 전원라인(PL3) 라인에 연결될 수 있으며, 상기 제 2 상부전극배선(57")은 제 4 전원라인(PL4)에 연결되어 형성될 수 있다. 따라서, 상기 제 3 전원라인(PL3) 및 상기 제 4 전원라인(PL4) 사이에 상기 제 2 유전막(25c")을 사이에 두고 제 2 모스형 디커플링 캐패시터가 형성될 수 있다.
상기 제 1 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차가 상기 제 2 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차 보다 더 큰 것이 바람직하다. 예를 들어, 상기 제 1 전원라인(PL1)은 그라운드 전압(GND)이고, 상기 제 2 전원라인(PL2)은 워드라인에 전압을 공급하기 위한 승압된 내부 전원(Vpp)일 수 있다. 또한, 상기 제 3 전원라인(PL3)은 그라운드 전압(GND)이고, 상기 제 4 전원라인(PL4)은 외부 공급 전원(Vext) 또는 다운된 내부전원(Vint)일 수 있다. 이때, 상기 반도체기판(5)과 상기 제 1 및 제 2 불순물 영역(35',35")이 다른 도전형일 경우 상기 반도체기판(5)은 그라운드에 연결되는 것이 바람직하다.
상기 제 1 모스형 디커플링 캐패시터는 종래기술과 비교하여 유전막의 두께가 증가하였으나, 상기 제 1 캐패시터 트렌치들(10t')에 의해 캐패시터의 유효면적을 증가시킬 수 있게 된다. 다시 말해, 상기 제 1 모스형 디커플링 캐패시터는 상기 제 1 캐패시터 트렌치들(10t')의 크기, 깊이 및 개수에 따라 유효면적을 다양하게 증가시킬 수 있게 된다. 그 결과, 상기 제 1 모스형 디커플링 캐패시터는 종래 기술에서 제조된 디커플링 캐패시터의 용량과 동일하거나 그 이상의 용량을 가질 수 있도록 설계될 수 있다. 예를 들어, 상기 제 1 유전막(25c')의 두께가 2배 증가하였을 경우 상기 제 1 캐패시터 트렌치들(10t')을 이용하여 유효면적을 2배 이상으로 증가시키게 되면 종래기술에서 제조된 캐패시터와 동일하거나 그 이상의 캐패시터 용량을 유지할 수 있게 된다. 또한, 상기 제 1 유전막(25c')의 두께 증가로 인해 높은 전위차를 갖는 두 전원라인 사이에서도 상기 유전막의 브레이크다운(breakdown) 현상을 방지할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.
상기 제 2 모스형 디커플링 캐패시터는 종래기술과 비교하여 유전막의 두께는 동일하게 유지하면서도, 상기 제 2 캐패시터 트렌치들(10t")에 의해 캐패시터의 유효면적을 증가시킬 수 있게 된다. 다시 말해, 상기 제 2 캐패시터 트렌치들(10t")의 크기, 깊이 및 개수에 따라 유효면적을 다양하게 증가시킬 수 있게 된다. 그 결과, 상기 제 2 모스형 디커플링 캐패시터는 종래기술에서 제조된 디커플링 캐패시터의 용량과 비교하여 증가된 유효면적 만큼 더 큰 용량을 가질 수 있게 된다. 예를 들어, 상기 제 2 캐패시터 트렌치들(10t")을 이용하여 유효면적을 2배 증가시키게 되면 종래기술에서 제조된 캐패시터와 비교하여 2배 증가된 캐패시터 용량을 가질 수 있게 된다.
상기 제 1 모스형 디커플링 캐패시터는 높은 전위차를 갖는 전원 라인 사이에 연결하고, 상기 제 2 모스형 디커플링 캐패시터는 낮은 전위차를 갖는 두 전원 라인들과 전기적으로 연결함으로써 각각의 전위차에 따라 상기 유전막의 브레이크다운(breakdown) 현상을 방지하여 소자의 신뢰성을 향상시키면서도 최대의 캐패시 터 용량을 갖는 디커플링 캐패시터들을 형성할 수 있게 된다.
또는 이와 달리, 도 3a 및 도 3b 단계에서 상기 마스크 패턴(20)을 상기 제 2 주변회로 영역(P2)을 덮고 상기 셀 영역(CA) 및 상기 제 1 주변회로 영역(P1)을 노출시키도록 형성할 수 있다. 이어, 앞서 설명한 바와 동일한 방법으로 4a 및 도 4b 단계까지 진행하게 되면 상기 제 2 유전막(25")이 상기 제 1 유전막(25') 보다 두껍게 형성될 수 있다. 따라서, 이 경우엔 상기 제 1 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차가 상기 제 2 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차 보다 더 작은 것이 바람직하다.
도 7a 및 도 7b를 다시 참조하여 본 발명의 실시예들에 따른 디커플링 캐패시터를 갖는 반도체 소자를 설명하기로 한다.
도 7a 및 도 7b를 참조하면, 상기 반도체소자는 셀 영역(CA), 제 1 주변회로 영역(P1) 및 제 2 주변회로 영역(P2)을 갖는 반도체기판(5)을 구비한다. 상기 반도체기판(5) 내에 셀 활성영역(A), 제 1 주변회로 활성영역(AP1) 및 제 2 주변회로 활성영역(AP2)을 한정하는 소자분리막(7)이 배치된다. 상기 소자분리막(7)은 트렌치 소자분리 구조일 수 있다. 상기 셀 영역(CA)의 상기 반도체기판(5) 내에 상기 셀 활성영역(A)을 가로지르는 채널 트렌치들(10t)이 배치된다. 상기 채널 트렌치들(10t)은 상부 트렌치 및 하부 트렌치로 구성될 수 있다. 상기 채널 트렌치들(10t)은 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 넓은 구조일 수 있다.
또한, 상기 제 1 및 제 2 주변회로 영역들(P1,P2)의 상기 반도체기판(5) 내에 각각 제 1 캐패시터 트렌치들(10t')및 제 2 캐패시터 트렌치들(10t")이 배치될 수 있다. 상기 제 1 캐패시터 트렌치들(10t')및 제 2 캐패시터 트렌치들(10t")의 각각은 평면도로 보여 질 때 라인 공간 형태, 원형 또는 타원형 구조 일 수 있다. 본 실시예에서의 상기 제 1 캐패시터 트렌치들(10t')및 제 2 캐패시터 트렌치들(10t")은 라인 공간 형태로 배치된다. 상기 제 1 및 제 2 캐패시터 트렌치들(10t',10t") 또한 상부 트렌치 및 하부 트렌치로 구성될 수 있다. 상기 제 1 및 제 2 캐패시터 트렌치들(10t',10t")은 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 넓은 구조일 수 있다.
상기 채널 트렌치들(10t)은 반도체소자의 고집적화에 따른 단채널 효과를 방지하기 위해 채널 길이를 증가시키기 위해 배치될 수 있다. 이에 반해, 상기 제 1 및 제 2 캐패시터 트렌치들(10t',11t',12t',10t",11t",12t")은 모스형 디커플링 캐패시터에서 캐패시터의 유효면적을 증가시키기 위해 배치될 수 있다.
상기 셀 영역(CA)의 기판 상에 상기 채널 트렌치들(10t)을 채우면서 상기 셀 활성영역(A)을 각각 가로지르는 게이트 전극들(30g)이 배치된다. 상기 제 1 주변회로 영역(P1)의 기판 상에 상기 제 1 캐패시터 트렌치들(10t')을 동시에 채우는 제 1 상부전극(30')이 배치된다. 상기 제 1 상부전극(30')은 상기 제 1 주변회로 활성영역(AP1)을 가로지르도록 배치될 수 도 있고 또는, 상기 제 1 주변회로 활성영역(AP1)의 가장자리들을 노출시키면서 배치될 수 도 있다. 또한, 상기 제 2 주변회로 영역(P2)의 기판 상에 상기 제 2 캐패시터 트렌치들(10t")을 동시에 채우는 제 2 상부전극(30")이 배치된다. 상기 제 2 상부전극(30")은 상기 제 2 주변회로 활성영역(AP2)을 가로지르도록 배치될 수 도 있고 또는, 상기 제 1 주변회로 활성영역 (AP2)의 가장자리들을 노출시키면서 배치될 수 도 있다.
상기 채널 트렌치들(10t) 및 상기 게이트 전극들(30g) 사이에 게이트 유전막(25g)이 개재된다. 상기 제 1 캐패시터 트렌치들(10t')을 갖는 상기 제 1 주변회로 영역(P1)의 기판 및 상기 제 1 상부전극(30') 사이에 상기 게이트 유전막(25g)과 동일한 두께를 갖는 제 1 유전막(25c')이 개재된다. 또한, 상기 제 2 캐패시터 트렌치들(10t")을 갖는 상기 제 2 주변회로 영역(P2)의 기판 및 상기 제 2 상부전극(30") 사이에 상기 제 1 유전막(25')과 다른 두께를 갖는 제 2 유전막(25")이 개재된다. 상기 상기 제 2 유전막(25")의 두께가 상기 제 1 유전막(25')의 두께 보다 얇을 수 있다. 또는 이와 달리, 상기 제 2 유전막(25")의 두께가 상기 제 1 유전막(25')의 두께 보다 두꺼울 수 도 있다. 본 실시예에서는 제 2 유전막(25")이 상기 제 1 유전막(25') 보다 얇은 두께를 갖도록 배치하였다.
상기 게이트 유전막(25g) 및 제 1 및 제 2 유전막들(25c',25c")을 갖는 반도체기판 상에 상기 게이트 전극들(30g), 상기 제 1 및 제 2 상부전극들(30',30")의 측벽들을 덮는 스페이서들(32)이 배치될 수 있다. 상기 게이트 전극들(30g) 양측의 상기 셀 활성영역(A) 내에 각각 소오스 영역(35s) 및 드레인 영역(35d)이 배치될 수 있다. 상기 제 1 상부전극(30')과 인접한 상기 제 1 주변회로 활성영역(AP1) 내에 제 1 불순물 영역들(35')이 배치될 수 있다. 또한, 상기 제 2 상부전극(30")과 인접한 상기 제 2 주변회로 활성영역(AP2) 내에 제 2 불순물 영역들(35")이 배치될 수 있다.
상기 소오스 영역(35s), 드레인 영역(35d) 및 불순물 영역들을 갖는 기판 상 에 층간절연막(45)이 배치된다. 상기 층간절연막(45)을 관통하여 상기 제 1 불순물 영역들(35')의 소정영역들을 노출시키는 제 1 하부전극 콘택홀들(50h')이 배치될 수 있으며 상기 층간절연막(45)을 관통하여 상기 제 1 상부전극(30')의 소정영역들을 노출시키는 제 1 상부전극 콘택홀들(52h')이 배치될 수 있다. 또한, 상기 층간절연막(45)을 관통하여 상기 제 2 불순물 영역들(35")의 소정영역들을 노출시키는 제 2 하부전극 콘택홀들(50h")이 배치될 수 있으며, 이와 동시에 상기 층간절연막(45)을 관통하여 상기 제 2 상부전극(30")의 소정영역들을 노출시키는 제 2 상부전극 콘택홀들(52h")이 배치될 수 있다.
상기 제 1 하부전극 콘택홀들(50h'), 상기 제 1 상부전극 콘택홀들(52h'), 상기 제 2 하부전극 콘택홀들(50h") 및 상기 제 2 상부전극 콘택홀들(52h")을 각각 채우는 제 1 하부전극 콘택플러그들(50p'), 상기 제 1 상부전극 콘택플러그들(52p'), 상기 제 2 하부전극 콘택플러그들(50p") 및 상기 제 2 상부전극 콘택플러그들(52p")이 배치될 수 있다.
이어, 상기 콘택플러그들(50p',52p',50p",52p")을 갖는 반도체기판 상에 상기 제 1 하부전극 콘택플러그들(50p')과 전기적으로 접촉하는 제 1 하부전극배선(55')이 배치될 수 있으며, 상기 제 1 상부전극 콘택플러그들(52p')과 전기적으로 접촉하는 제 1 상부전극배선(57')이 배치될 수 있다. 또한, 상기 제 2 하부전극 콘택플러그들(50p")과 전기적으로 접촉하는 제 2 하부전극배선(55")이 배치될 수 있으며, 상기 제 2 상부전극 콘택플러그들(52p")과 전기적으로 접촉하는 제 2 상부전극배선(57")이 배치될 수 있다.
도 7a에 나타낸 바와 같이 상기 제 1 주변회로 영역(P1)의 상기 층간절연막(45) 상에 제 1 전원라인(PL1) 및 제 2 전원라인(PL1)이 배치될 수 있으며 상기 제 2 주변회로 영역(P2)의 상기 층간절연막(45) 상에 제 3 전원라인(PL3) 및 제 4 전원라인(PL4)이 배치될 수 있다. 이때, 상기 제 1 하부전극배선(55')은 제 1 전원라인(PL1)에 연결될 수 있으며, 상기 제 1 상부전극배선(57')은 제 2 전원라인(PL2)에 연결되어 배치될 수 있다. 따라서, 상기 제 1 전원라인(PL1) 및 상기 제 2 전원라인(PL2) 사이에 상기 제 1 유전막(25c')을 사이에 두고 제 1 모스형 디커플링 캐패시터가 배치될 수 있다. 또한, 상기 제 2 하부전극배선(55")은 제 3 전원라인(PL3) 라인에 연결될 수 있으며, 상기 제 2 상부전극배선(57")은 제 4 전원라인(PL4)에 연결되어 배치될 수 있다. 따라서, 상기 제 3 전원라인(PL3) 및 상기 제 4 전원라인(PL4) 사이에 상기 제 2 유전막(25c")을 사이에 두고 제 2 모스형 디커플링 캐패시터가 배치될 수 있다.
상기 제 1 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차가 상기 제 2 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차 보다 더 큰 것이 바람직하다. 예를 들어, 상기 제 1 전원라인(PL1)은 그라운드 전압(GND)일 수 있으며, 상기 제 2 전원라인(PL2)은 워드라인에 전압을 공급하기 위한 승압된 내부 전원(Vpp)일 수 있다. 또한, 상기 제 3 전원라인(PL3)은 그라운드 전압(GND)일 수 있으며, 상기 제 4 전원라인(PL4)은 외부 공급 전원(Vext) 또는 다운된 내부전원(Vint)일 수 있다. 이때, 상기 반도체기판(5)과 상기 제 1 및 제 2 불순물 영역(35',35")이 다른 도전형일 경우 상기 반도체기판(5)은 그라운드에 연결되는 것이 바람직하다.
이와 달리, 상기 제 2 유전막(25")이 상기 제 1 유전막(25') 보다 두껍게 배치될 경우는 상기 제 1 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차가 상기 제 2 모스형 디커플링 캐패시터에 인가되는 전원전압들의 전위차 보다 더 작은 것이 바람직하다.
상기 제 1 모스형 디커플링 캐패시터는 종래기술과 비교하여 유전막의 두께가 증가하였으나, 상기 제 1 캐패시터 트렌치들(10t')에 의해 캐패시터의 유효면적을 증가시킬 수 있게 된다. 다시 말해, 상기 제 1 모스형 디커플링 캐패시터는 상기 제 1 캐패시터 트렌치들(10t')의 크기, 깊이 및 개수에 따라 유효면적을 다양하게 증가시킬 수 있게 된다. 그 결과, 상기 제 1 모스형 디커플링 캐패시터는 종래기술에서 제조된 디커플링 캐패시터의 용량과 동일하거나 그 이상의 용량을 가질 수 있도록 설계될 수 있다. 예를 들어, 상기 제 1 유전막(25c')의 두께가 종래기술과 비교하여 2배 증가하였을 경우 상기 제 1 캐패시터 트렌치들(10t')을 이용하여 유효면적을 2배 이상으로 증가시키게 되면 종래기술에서 제조된 캐패시터와 동일하거나 그 이상의 캐패시터 용량을 유지할 수 있게 된다. 또한, 상기 제 1 유전막(25c')의 두께 증가로 인해 높은 전위차를 갖는 두 전원라인 사이에서도 상기 유전막의 브레이크다운(breakdown) 현상을 방지할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.
상기 제 2 모스형 디커플링 캐패시터는 종래기술과 비교하여 유전막의 두께는 동일하게 유지하면서도, 상기 제 2 캐패시터 트렌치들(10t")에 의해 캐패시터의 유효면적을 증가시킬 수 있게 된다. 다시 말해, 상기 제 2 캐패시터 트렌치들(10t")의 크기, 깊이 및 개수에 따라 유효면적을 다양하게 증가시킬 수 있게 된다. 그 결과, 상기 제 2 모스형 디커플링 캐패시터는 종래기술에서 제조된 디커플링 캐패시터의 용량과 비교하여 증가된 유효면적 만큼 더 큰 용량을 가질 수 있게 된다. 예를 들어, 상기 제 2 캐패시터 트렌치들(10t")을 이용하여 유효면적을 2배 증가시키게 되면 종래기술에서 제조된 캐패시터와 비교하여 2배 증가된 캐패시터 용량을 가질 수 있게 된다.
또한, 상기 제 1 모스형 디커플링 캐패시터는 높은 전위차를 갖는 전원 라인 사이를 연결하고, 상기 제 2 모스형 디커플링 캐패시터는 낮은 전위차를 갖는 두 전원 라인들과 전기적으로 연결함으로써 각각의 전위차에 따라 상기 유전막의 브레이크다운(breakdown) 현상을 방지하여 소자의 신뢰성을 향상시키면서도 최대의 캐패시터 용량을 갖는 디커플링 캐패시터들을 형성할 수 있게 된다.
상술한 바와 같이 본 발명에 따르면, 셀 영역의 채널 트렌치를 형성함과 동시에 주변회로 영역의 빈 영역들에 캐패시터 트렌치들을 형성하여 상기 디커플링 캐패시터의 유효면적을 증가시킬 수 있다. 따라서, 종래기술과 비교하여 동일 면적 내에서의 캐패시터의 용량을 증가시킬 수 있게 된다. 또한, 높은 전위차를 갖는 전원라인들 사이의 디커플링 캐패시터의 유전막 두께를 낮은 전위차를 갖는 전원라인들 사이의 디커플링 캐패시터의 유전막 보다 두껍게 형성함으로써 유전막의 브레이크다운 현상을 방지할 수 있게 되어 소자의 신뢰성을 향상시킬 수 있게 된다.
Claims (20)
- 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역을 구비하는 반도체기판;상기 셀 영역의 상기 반도체기판 내에 배치된 적어도 하나의 채널 트렌치;상기 제 1 및 제 2 주변회로 영역의 상기 반도체기판 내에 각각 배치된 적어도 하나의 제 1 캐패시터 트렌치 및 적어도 하나의 제 2 캐패시터 트렌치;상기 셀 영역의 기판 상에 상기 채널 트렌치를 채우는 게이트 전극;상기 제 1 주변회로 영역의 기판 상에 적어도 상기 제 1 캐패시터 트렌치를 채우는 제 1 상부전극;상기 제 2 주변회로 영역의 기판 상에 적어도 상기 제 2 캐패시터 트렌치를 채우는 제 2 상부전극;상기 채널 트렌치 및 상기 게이트 전극 사이에 개재된 게이트 유전막;상기 제 1 캐패시터 트렌치를 갖는 상기 제 1 주변회로 영역의 기판 및 상기 제 1 상부전극 사이에 개재되되, 상기 게이트 유전막과 동일한 두께를 갖는 제 1 유전막; 및상기 제 2 캐패시터 트렌치를 갖는 상기 제 2 주변회로 영역의 기판 및 상기 제 2 상부전극 사이에 개재되되, 상기 제 1 유전막과 다른 두께를 갖는 제 2 유전막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극 양측의 상기 반도체기판 내에 각각 배치된 소오스 영역 및 드레인 영역;상기 제 1 상부전극과 인접한 상기 반도체기판 내에 배치된 제 1 불순물 영역; 및상기 제 2 상부전극과 인접한 상기 반도체기판 내에 배치된 제 2 불순물 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 2 항에 있어서,상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 갖는 기판 상에 배치된 층간절연막;상기 층간절연막을 관통하여 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 콘택플러그들; 및상기 콘택플러그들을 갖는 기판 상에 배치되되, 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 제 1 하부전극배선, 제 1 상부전극배선, 제 2 하부전극배선 및 제 2 상부전극배선을 더 포함하는 것을 특징으로 하는 반도체소자.
- 제 3 항에 있어서,상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 얇은 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 제 1 하부전극배선 및 상기 제 1 상부전극배선에 인가되는 전원전압들의 전위차가 상기 제 2 하부전극배선 및 상기 제 2 상부전극배선에 인가되는 전원전압들의 전위차 보다 더 큰 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 두꺼운 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 제 2 하부전극배선 및 상기 제 2 상부전극배선에 인가되는 전원전압들의 전위차가 상기 제 1 하부전극배선 및 상기 제 1 상부전극배선에 인가되는 전원전압들의 전위차 보다 더 큰 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 동일 물질막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 열산화막인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상부 트렌치 및 하부 트렌치로 구성되는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상기 하부 트렌치 폭이 상기 상부 트렌치 폭 보다 더 넓은 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 및 제 2 캐패시터 트렌치들은 각각 평면도로 보여 질 때 라인 공간 형태, 원형 또는 타원형인 것을 특징으로 하는 반도체 소자.
- 셀 영역, 제 1 주변회로 영역 및 제 2 주변회로 영역을 구비하는 반도체기판을 준비하고,상기 셀 영역, 상기 제 1 및 제 2 주변회로 영역의 상기 반도체기판 내에 각 각 적어도 하나의 채널 트렌치, 적어도 하나의 제 1 캐패시터 트렌치 및 적어도 하나의 제 2 캐패시터 트렌치를 형성하고,상기 채널 트렌치 내벽, 적어도 상기 제 1 캐패시터 트렌치 내벽 및 적어도 상기 제 2 캐패시터 트렌치 내벽을 각각 덮는 게이트 유전막, 제 1 유전막 및 제 2 유전막을 형성하되, 상기 제 1 유전막은 상기 게이트 유전막과 동일한 두께를 갖고 상기 제 2 유전막과 서로 다른 두께를 갖도록 형성하고,상기 게이트 유전막에 둘러싸인 상기 채널 트렌치, 상기 제 1 유전막에 둘러싸인 상기 제 1 캐패시터 트렌치 및 상기 제 2 유전막에 둘러싸인 상기 제 2 캐패시터 트렌치를 각각 채우는 게이트 전극, 제 1 상부전극 및 제 2 상부전극을 형성하는 것을 포함하는 반도체 소자 제조방법.
- 제 13 항에 있어서,상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 형성한 후,상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 마스크로 이용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 상기 셀 영역의 기판 내에 소오스 영역 및 드레인 영역을 형성함과 아울러, 상기 제 1 및 제 2 주변회로 영역의 기판 내에 각각 제 1 불순물 영역 및 제 2 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 14 항에 있어서,상기 반도체기판 내에 불순물 이온들을 주입한 후,상기 게이트 전극, 상기 제 1 및 제 2 상부전극을 갖는 기판 상에 층간절연막을 형성하고,상기 층간절연막을 관통하여 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 콘택플러그들을 형성하고,상기 콘택플러그들을 갖는 기판 상에 상기 제 1 불순물 영역, 상기 제 1 상부전극, 상기 제 2 불순물 영역 및 상기 제 2 상부전극에 각각 전기적으로 접촉하는 제 1 하부전극배선, 제 1 상부전극배선, 제 2 하부전극배선 및 제 2 상부전극배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 13 항에 있어서,상기 제 1 및 제 2 캐패시터 트렌치들은 각각 상부 트렌치 및 하부 트렌치를 포함하도록 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 16 항에 있어서,상기 제 1 및 제 2 캐패시터 트렌치들은 상기 하부 트렌치의 폭이 상기 상부 트렌치의 폭 보다 더 넓게 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 13 항에 있어서,상기 게이트 유전막, 제 1 유전막 및 제 2 유전막은 열산화막으로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 13 항에 있어서,상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 얇게 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제 13 항에 있어서,상기 제 2 유전막의 두께가 상기 제 1 유전막의 두께 보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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