KR20020044541A - 전자 구조물 및 이의 형성 방법 - Google Patents

전자 구조물 및 이의 형성 방법 Download PDF

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Abstract

본 발명은 제 2 디바이스의 유전체 두께가 제 1 디바이스의 유전체 두께보다 큰 제 1 디바이스 및 제 2 디바이스를 포함하는 구조물 및 이 구조물을 형성하는 방법에 관한 것이다.

Description

전자 구조물 및 이의 형성 방법{FORMING ELECTRONIC STRUCTURES HAVING DUAL DIELECTRIC THICKNESSES AND THE STRUCTURE SO FORMED}
본 발명은 전반적으로 반도체 디바이스에 관한 것이며, 특히 이중 유전체 두께(dual dielectric thicknesses)를 갖는 반도체 디바이스를 형성하는 방법 및 이렇게 형성된 디바이스에 관한 것이다.
현재, 각각이 상이한 전압 레벨에서 잠재적으로 동작하면서 몇몇의 상이한 기능을 수행할 수 있는 반도체 디바이스가 구성되고 있다. 결과적으로, 두꺼운 산화물 유전체 층 및 얇은 산화물 유전체 층이 각각 높고 낮은 전압의 통과에 적응하기 위해 필요하다. 가령, 낮은 전압을 견디어 낼 수 있는 얇은 산화물 유전체 층은 디바이스의 고속 동작을 유지하고 메모리 저장 등과 같은 기능을 수행하는데 필요하다. 그러나, 얇은 유전체 물질은 캐패시턴스 디커플링(capacitance decoupling), 로우 대 하이 및 하이 대 로우 신호 인터페이싱, 정전기 방전 보호 등과 같은 기능을 수행하기 위해 필요한 보다 높은 전압에 안전하게 적응할 수 없다.
따라서, 작은 전체 디비이스 크기를 유지하면서, 높은 전압 및 낮은 전압 모두에 안전하게 적응할 수 있는 반도체 디바이스를 효율적으로 구성하는 것이 필요하다.
본 발명의 제 1 측면은 기판 내에 형성된 제 1 디바이스 및 제 2 디바이스를 포함하는 전자 구조물━상기 제 1 디바이스는 제 1 유전체를 포함하며 상기 제 2 디바이스는 제 2 유전체를 포함하고, 상기 제 2 유전체는 상기 제 1 유전체보다 큰 두께를 가짐━을 제공하는 것이다.
본 발명의 제 2 측면은 전자 구조물을 형성하는 방법으로서, 상기 방법은 기판을 제공하는 단계와, 제 1 유전체 두께를 갖는 제 1 디바이스를 형성하는 단계와, 제 2 유전체 두께를 갖는 제 2 디바이스를 형성하는 단계를 포함하며, 상기 제 2 유전체 두께는 상기 제 1 유전체 두께보다 크다.
본 발명의 전술한 특징 및 다른 특징은 이하 본 발명의 실시예의 상세한 설명으로부터 자명해질 것이다.
본 발명의 실시예는 첨부된 도면을 참조하여 상세하게 설명될 것이며, 유사 부호는 유사 구성 요소를 의미한다.
본 발명의 실시예들이 도시되며 상세하게 설명될지라도, 다양한 변경 및 수정이 첨부된 청구 범위의 범주 내에서 행해질 수 있다. 본 발명의 범주는 구성 요소의 수, 재료, 형상, 상대적 구성에 한정되는 것이 아니다. 도면은 본 발명을 예시하고 있지만, 실제 축척에 맞게 도시된 것은 아니다.
도 1은 본 발명의 제 1 실시예에 따른 그 상에 패드 및 마스크를 갖는 웨이퍼의 단면도,
도 2는 마스크 및 패드의 패터닝 후의 도 1의 웨이퍼의 도면,
도 3은 칼라(collar) 및 매립 판의 형성 후의 도 2의 웨이퍼의 도면,
도 4는 제 1 노드 유전체(a first node dielectric)의 증착 후의 도 3의 웨이퍼의 도면,
도 5는 도전성 물질의 증착 후의 도 4의 웨이퍼의 도면,
도 6은 도전성 물질의 제거 후의 도 5의 웨이퍼의 도면,
도 7은 제 2 노드 유전체(a second node dielectric)의 증착 후의 도 6의 웨이퍼의 도면,
도 8은 평탄화 프로세스 후의 도 7의 웨이퍼의 도면,
도 9는 본 발명의 제 2 실시예에 따른 장벽 층 및 도전성 층을 갖는 트랜지스터의 도면,
도 10은 그 상에 마스크를 갖는 도 9의 트랜지스터의 도면,
도 11은 그 상에 형성된 얇은 유전체 층 및 두꺼운 유전체 층을 갖는 도 10의 트랜지스터의 도면,
도 12는 제 3 실시예에 따른 그 상에 형성된 희생 산화물 층을 갖는 도 10의 트랜지스터의 도면,
도 13은 본 발명의 제 4 실시예에 따른 그 상에 하드 마스크(a hard mask) 및 포토 레지스트 마스크를 갖는 트랜지스터의 도면,
도 14는 하드 마스크의 패터닝 및 에칭 후의 도 13의 트랜지스터의 도면,
도 15는 그 상에 장벽 층 및 도전성 층을 갖는 도 14의 트랜지스터의 도면,
도 16은 평탄화 후의 도 15의 트랜지스터의 도면,
도 17은 하드 마스크의 제거 후의 도 16의 트랜지스터의 도면,
도 18은 본 발명의 제 5 실시예에 따른 그 내부에 주입된 유전체 물질을 갖는 트랜지스터,
도 19는 그 상에 도전성 층을 갖는 도 18의 트랜지스터의 도면,
도 20은 그 상에 형성된 얇은 유전체 층 및 두꺼운 유전체 층을 갖는 도 19의 트랜지스터의 도면,
도 21은 본 발명의 제 6 실시예에 따른 그 상에 증착된 유전체 층을 갖는 트랜지스터의 도면,
도 22는 본 발명의 제 7 실시예에 따른 그 상에 도전성 층을 갖는 트랜지스터의 도면,
도 23은 그 상에 포토 레지스트 마스크를 갖는 도 22의 트랜지스터의 도면,
도 24는 얇은 유전체 층 및 두꺼운 유전체 층을 가지며 그 내부에 형성된 산화 증진 확산 영역을 갖는 도 23의 트랜지스터의 도면,
도 25는 그 상에 희생 산화물 층을 갖는 도 23의 트랜지스터의 도면,
도 26은 본 발명의 제 8 실시예에 따른 트랜지스터의 도면,
도 27은 본 발명의 제 9 실시예에 따른 기판의 도면,
도 28은 그 내부에 형성된 트렌치를 갖는 도 27의 기판의 도면,
도 29는 그 상에 장벽 층 및 도전성 층을 갖는 도 28의 기판의 도면,
도 30은 그 상에 포토 레지스트 층을 갖는 도 29의 기판의 도면,
도 31은 에칭 후의 도 30의 기판의 도면,
도 32는 그 상에 포토 레지스트 마스크를 갖는 도 31의 기판의 도면,
도 33은 산화 후의 도 32의 기판의 도면,
도 34는 그 상에 희생 산화물 층을 갖는 도 32의 기판의 도면,
도 35는 본 발명의 제 10 실시예에 따른 그 상에 도전성 층을 갖는 도 28의 기판의 도면,
도 36은 그 상에 포토 레지스트 마스크를 갖는 도 35의 기판의 도면,
도 37은 산화 후의 도 36의 기판의 도면.
도면의 주요 부분에 대한 부호의 설명
21 : 어레이 캐패시터23 : 지지 캐패시터
28 : 얇은 노드 유전체 물질32 : 두꺼운 노드 유전체 물질
도 1은 제 1 실시예에 따른 기판(10)의 단면도이다. 기판(10)은 동적 RAM(DRAM), 내장형 동적 RAM(EDRAM) 디바이스 또는 다른 유사 디바이스의 실리콘웨이퍼일 수 있다. 기판(10)은 그 상에 형성된 패드(12)를 포함한다. 패드(12)는 실리콘 질화물 또는 다른 유사 물질을 포함한다. 저압 화학 기상 증착(LPCVD) 또는 다른 유사 기술을 이용하여 증착된 패드(12)는 대략 50-300 nm 범위의 두께, 가령 100 nm의 두께를 갖는다. 패드(12)는 (이하 기술되는) 후속 프로세스 단계 동안 폴리싱 정치 층으로서 기능한다.
기판(10)은 또한 패드(12) 상의 마스크(14)를 포함한다. 마스크(14)는 실리콘 이산화물 또는 다른 유사 물질을 포함하는 하드 마스크일 수 있다. 마스크(14)는 대략 100-2000 nm 범위의 두께, 가령 1000 nm 두께를 갖는다.
다음에, 통상적인 포토리소그래픽 기술을 이용하여 다수의 트렌치가 마스크(14) 및 패드(12) 내에 패터닝된다. 본 실시예에서, 설명을 쉽게 하기 위해 도 2에서 오직 두 트렌치(16,18)만이 도시된다. 각기 상이한 폭(W1,W2)을 갖는 트렌치 패턴(16,18)은 기판(10)의 표면 상에 패터닝된다. 가령, 제 1 트렌치 패턴(16)은 어레이 트렌치 캐패시터(an array trench capacitor)를 패터닝하며, 제 2 트렌치 패턴(18)은 지지 트렌치 캐패시터(a support trench capacitor)를 패터닝한다.
이어서, 도 3에서 도시된 바처럼, 트렌치 패턴(16,18)이 기판(10) 내의 트렌치(20,22)를 형성하기 위해 사용된다. 특히, 트렌치(20,22)는 통상적인 반응성 이온 에칭(RIE) 프로세스 또는 다른 유사 기술을 사용하여 형성된다. 트렌치(20,22)는 대략 1-10 마이크론 범위의 깊이, 가령 6-7 마이크론의 깊이까지 에칭된다. 도시된 바처럼, 어레이 트렌치(20)의 폭(W1)의 개구보다 큰 폭(W2)를 갖는 지지 트렌치(22)는 어레이 트렌치(20)보다 큰 깊이까지 에칭된다. 보다 큰 폭(W2)의 개구를 갖는 지지 트렌치(22)가 형성되고 이로써 제조의 목적을 위해 어레이 트렌치(20)의 깊이보다 큰 깊이까지 에칭될 것이며 아래에 보다 상세하게 설명될 것이다.
이후에,본 기술에서 알려진 통상적인 기술을 이용하여 매립 판(24) 및 칼라(26)가 각각의 트렌치(20,22) 내에 형성된다(도 3 참조). 가령, 본 명세서에서 참조로서 인용되는 IEDM Tech.Dig., p.33, 1999의 T.Rupp 등에 의한 공보에서 개시된 바처럼, 매립 판(24) 및 칼라(26)는 먼저 트렌치(20,22)의 기저부 내에 실리콘 질화물 장벽 층 또는 막을 증착함으로써 형성될 수 있다. 트렌치(20,22)는 포토레지스트로 충진되고 이어서 이 포토레지스트는 칼라(26)의 깊이와 동일한 깊이까지 에칭된다. 각 트렌치의 상부 영역 내의 실리콘 질화물은 에칭된다. 포토레지스트는 각 트렌치(20,22)의 잔여 부분으로부터 제거된다. 다음에, 각 트렌치(20,22)의 상부 영역은 열적으로 산화되며, 이 때 트렌치(20,22)의 보다 낮은 영역 내의 실리콘 질화물 잔여 부분이 마스크로 기능한다. 다음에, 각 트렌치(20,22)의 보다 낮은 영역으로부터의 SiN이 제거되며, 열적 도펀트 확산이 각 트렌치(20,22) 내에 매립 판을 형성하기 위해 사용된다. 다른 통상적인 기술이 사용될 수도 있다.
도 4에서 도시된 바처럼, 다음에 얇은 노드 유전체 물질(28)이 패드(12) 및 트렌치(20,22)를 피복하면서 기판(10)의 표면 위에 형성된다. 얇은 노드 유전체 물질(28)은 실리콘 질화물 및, 실리콘 이산화물 및 질화물의 조합과 재산화된 실리콘 질화물과 탄탈륨 산화물, 티타늄 산화물 등과 같은 다른 유사 물질을 포함한다. 얇은 노드 유전체 물질(28)은 LPCVD 기술을 이용하여 증착되며 대략 2-10 nm의 범위의 두께, 가령 3 nm 두께를 갖는다. 이와 달리, 얇은 노드 유전체 물질(28)은 실리콘의 열적 산화 또는 (가령, 실리콘의 질화(nitridation)와 같은) 다른 반응성 기술을 사용하여 형성될 수 있다.
도 5에서 도시된 바처럼, 비정질 실리콘, 폴리실리콘, TiN,W 과 같은 다른 유사 물질, 다른 내화성 물질과 같은 도전성 층(30)이 기판(10)의 표면 상에 부합적으로 증착된다. 도전성 층(30)은 통상적인 LPCVD 또는 다른 유사 기술을 사용하여 증착된다. 도전성 물질(30)은 이 물질(30)이 어레이 트렌치(20)는 실질적으로(substantially) 충진하지만 지지 트렌치(22)는 오직 부분적으로 충진하며 지지 트렌치(22)의 벽을 부합적으로 피복하도록 증착된다. 특히, 도전성 물질(30)은 그의 두께가 어레이 트렌치(20)의 폭(W1)의 2배 이상이 되고 지지 트렌치(22)의 폭(W2)의 2배 이하가 되도록 증착된다.
기판(10)의 표면 상의 그리고 지지 트렌치(22) 내의 초과 도전성 물질(30)은 F 또는 Cl를 포함하는 화학 건식 에칭과 같은 등방성 부분적 에칭 또는 다른 유사 프로세스를 사용하여 제거된다. 그러나, 어레이 트렌치(20) 내의 도전성 물질(30)은 제거되지 않고, 사실상 도 6에서 도시된 바처럼 완성된 어레이 캐패시터(21)를 형성한다.
이후에, 두꺼운 노드 유전체 물질(32)이 패드(12)의 표면 상의 그리고 지지 트렌치(22) 내의 얇은 노드 유전체 물질(28)을 피복하면서 기판의 표면 위에 형성된다(도 7 참조). 이와 달리, 패드(12)의 표면을 피복하고 있으며 지지 트렌치(22) 내부에 존재하는 얇은 노드 유전체 물질(28)이, 두꺼운 노드 유전체 물질(32)의 형성 이전에, 고온 인산, 또는 HF와 글리세롤을 포함하는 용액과 같은 통상적인 에칭 프로세스를 사용하여 제거될 수 있다.
두꺼운 노드 유전체 물질(32)은 실리콘 질화물, 증착된 또는 열적으로 성장된 실리콘 이산화물, 또는 실리콘 이산화물과 질화물의 조합, 재산화된 실리콘 질화물, 탄탈륨 산화물, 티타늄 산화물 등과 같은 다른 유사 물질을 포함한다. 대략 2-10 nm 범위의 두께, 가령 5 nm의 두께를 갖는 증착된 두꺼운 노드 유전체 물질(32)의 경우에, LPCVD 기술이 사용될 수 있다.
이어서, 비정질 실리콘, 폴리실리콘, 또는 다른 유사 물질과 같은 도전성 물질(34)이 지지 트렌치(22)를 실질적으로 충진하기 위해 기판(10)의 표면 위에 증착된다. 도전성 물질(34)은 통상적인 LPCVD, 또는 다른 유사 기술을 사용하여 증착된다. 이어서, 기판(10)의 표면 상의 초과 도전성 물질(34)이 화학 기계적 폴리싱(CMP)과 같은 평탄화 기술에 의해 제거된다(도 8 참조). 또한, 평탄화 작업은 두꺼운 노드 유전체 물질(32) 및 (두꺼운 노드 유전체 물질(32)의 증착 이전에 이미 제거되지 않았다면 얇은 노드 유전체 물질(28)) 및 패드(12)의 일부를 기판(10)의 표면으로부터 제거하며, 여기서 패드(12)는 폴리싱 정치 층으로 기능한다. 이렇게 하여 완성된 지지 캐패시터(23)를 형성한다.
지지 캐패시터(23) 내의 두꺼운 유전체 물질(32)은 얇은 유전체 물질(28)을 갖는 어레이 캐패시터(21) 내에서 보다 지지 캐패시터(23) 내에서 단위 면적 당 보다 낮은 캐패시턴스를 갖게 한다. 또한, 지지 캐패시터(23)는 얇은 유전체 물질(28)을 갖는 어레이 캐패시터(21)보다 높은 항복 전압을 갖는다. 달리 말하면, 지지 캐패시터(23) 내의 증가된 유전체 두께는 어레이 캐패시터(21)가 고장 없이 안전하게 견딜 수 있는 전압보다 높은 전압에도 견딜 수 있게 한다. 그러므로, 지지 캐패시터(23)는 어레이 캐패시터(21)가 신뢰할 정도로 수행할 수 없는 디커플링 또는 다른 유사 기능을 위해 사용된다. 또한, 본 발명은 (지지 캐패시터(23)의 증가된 두께로 인해) 어레이 캐패시터(21)보다 높은 전압을 견딜 수 있으며, 캐패시터들이 직렬로 정렬된 통상적인 방법을 사용하여 요구된 캐패시터 면적에서의 400%의 증가보다는 오직 20-50 %, 통상적으로 30 %의 캐패시터 면적에서의 증가를 갖는 지지 캐패시터(23)를 제공한다.
두꺼운 노드 유전체 물질(32)이 지지 캐패시터(23)의 캐패시턴스를 감소시키지만, 이러한 감소는 지지 캐패시터(23) 내의 증가된 표면적에 의해 상쇄될 수 있다. 특히, 지지 트렌치(23)의 증가된 폭(W2)은 지지 트렌치(23)의 지지 트렌치(23)의 외관 비율(aspect ratio)의 감소로 인해 보다 깊이 에칭된 트렌치(22)를 낳는다. 이는 지지 캐패시터(23) 내의 표면적을 증가시킴으로써, 증가된 유전체 두께로 인해 단위 면적 당 캐패시턴스의 감소를 상쇄하고 손실된 캐패시턴스를 회복하면서, 지지 캐패시터(23)의 총 캐패시턴스를 증가시킨다. 이는 그것이 보다 유지될 수 있는 전압 레벨을 갖는 디바이스를 생성하기 때문에 바람직하다.
또한, 어레이 캐패시터(21)의 트렌치 폭보다 큰 트렌치 폭(W2)을 갖는 지지캐패시터(23)를 형성함으로써, 디바이스의 제조 동안 무마스크 프로세스가 사용될 수 있다. 달리 말하면, 상이한 트렌치 캐패시터(21,23)를 형성하기 위해 통상적인 마스킹 기술을 사용하기보다는, 형성 동안 어레이 캐패시터(21) 및 지지 캐패시터(23) 간을 구별하기 위해 트렌치의(20,22) 크기에서의 차가 이용될 수 있다. 특히, 지지 캐패시터(23)가 어레이 캐패시터(21)보다 크기 때문에, 어레이 트렌치(20)를 충진하는 도전성 물질(30)의 증착 동안, 지지 트렌치(22)는 덜 충진되거나(underfilled) 오직 부분적으로 충진된다. 이로써, 지지 트렌치(22) 내의 도전성 물질은 완성된 어레이 캐패시터(21)를 형성하는 어레이 트렌치(20) 내의 도전성 물질을 제거하지 않고 쉽게 제거될 수 있다.
본 발명의 제 2 실시예에 따른, 도 9는 MOSFET 디바이스의 단결정 실리콘 웨이퍼와 같은 기판(100)의 단면도를 도시한다. 본 실시예에서는 트랜지스터인 기판(100)은 본 기술에서 알려진 프로세스를 이용하여 그 내부에 형성된 얕은 트렌치 분리부(a shallow trench isolation)(STI)(102)를 포함한다. 장벽 층(104)은 LPCVD 또는 다른 유사 프로세스를 사용하여 기판(100)의 표면 위에 증착된다. 장벽 층(104)은 증착된 실리콘 질화물, 성장된 질화된 산화물, 성장되거나 증착된 산화물, 증착된 질화물, 산화된 질화물 등과 같은 유전체를 포함한다. 대략 5-50 Å 범위의 두께를 갖는 장벽 층(104)이 증착된다. 장벽 층(104)은 도전성 층의 제거 동안 에칭 정지 층으로 기능하며, 기판(100) 및 (나중에 기술될) 다음의 산화된 층 간의 고품질 계면을 제공한다.
얇은 인-시츄(in-situ) 도핑된 폴리실리콘, 비정질 실리콘, 진성 폴리실리콘, 또는 다른 유사 물질과 같은 클래딩(cladding) 또는 도전성 층(106)이 장벽 층(104) 위에 증착된다. 도전성 층(106)은 LPCVD 기술 또는 다른 유사 기술을 사용하여 대략 100-500 Å 범위의 두께로 증착된다.
도 10에서 도시된 바처럼, 포토 레지스트 마스크(108)는 기판(100) 상에 증착되며 패터닝된다. 마스크(108)는 기판(100)의 제 1 영역(110)을 노출시키며 기판(100)의 제 2 영역(112)을 피복하며, 여기서 점선(114)는 제 1 영역(110) 및 제 2 영역(112) 간의 분리를 나타낸다. 이후에, 제 1 영역(110) 내의 도전성 층(106) 및 기판을 피복하고 있는 장벽 층(104)이 가령 통상적인 패터닝 및 에칭 기술에 의해 제거되어 기판(100)의 표면이 노출된다.
이어서, 포토 레지스트 마스크(108)가 기판(100)으로부터 제거되며, 통상적인 산화 프로세스가 영역(110,112) 내에서 동시에 시작된다. 특히, 도 11에서 도시된 바처럼, 기판(100)의 일부가 제 1 영역(110) 내에서 산화되어, 제 1 얇은 유전체 또는 게이트 산화물 층(116)을 형성하게 된다. 마찬가지로, 제 2 영역(112) 내의 도전성 층(106)이 산화 프로세스 동안 완전히 소비되므로써 제 2 두꺼운 유전체 또는 게이트 산화물 층(118)을 형성하게 된다. 제 2 유전체 층(118) 밑에 있는 장벽 층(104)은 도전성 층(106) 내의 도펀트가 기판(100)으로 확산되고 기판(100) 내의 도펀트 확산이 증진되는 현상인 산화 증진된 확산(oxidation enhanced diffusion)(OED)을 방지한다.
가령 폴리실리콘인 도전성 층(106)의 물질 내의 산화율은 기판(100)의 단결정 실리콘 물질의 산화율보다 실질적으로 큰 산화 성장율을 가지기 때문에, 제 2유전체 층(118)은 제 1 유전체 물질(116)보다 두껍다. 특히, 이 두 물질의 성장율의 비율은 대략 4:1 또는 5:1이다.
이와 달리, 본 발명의 제 3 실시예에 따르면, 도 10에서 제 2 영역(112)으로부터 포토 레지스트 마스크(108)의 제거 후에, 얇은 희생 산화물 층(122)이 기판(100)의 두 영역(110,112) 상에 성장될 수 있다(도 12). 가령, 희생 산화물(122)은 급속 열적 산화(RTO) 프로세스를 이용하여 800-1000 ℃에서 대략 1-20 초 동안 두 영역(110,112)을 산화함으로써 형성될 수 있다. 이어서, 희생 산화물(122)은 통상적인 기술을 이용하여 두 영역(110,112)으로부터 제거된다. 희생 산화물(122)은, 도 11에서 도시된 제 2 실시예에 따라 최종 유전체 층(116,118)을 형성하기 이전에, 두 영역(110,112)의 표면을 사전조절(precondition)한다.
제 4 실시예에 따르면, 장벽 층(104)의 블랭킷 코팅부를 증착하기 이전에, 도 13에서 도시된 바처럼 하드 마스크(120)가 기판(100) 상에 증착된다. 하드 마스크(12)은 실리콘 질화물 또는 다른 유사 물질을 포함한다. 이어서, 포토 레지스트 마스크(108)가 하드 마스크(120) 상에 증착된다. 이어서, 하드 마스크(120)는 알려진 기술에 의해 패터닝되고 에칭되고, 포토 레지스트 마스크(108)가 제거되어, 도 14에서 도시된 바처럼 하드 마스크(120)는 기판(100)의 제 1 영역(110)을 피복하고 기판(100)의 제 2 영역(112)을 노출시킨다.
이후에, 위에서 기술되고 도 15에서 도시된 바처럼, 장벽 층(104) 및 도전성 층(106)이 기판(100)의 표면 및 하드 마스크(120) 상에 부합적으로 증착된다. 도전성 층(106)은 CMP 또는 다른 유사 기술을 이용하여 장벽 층(104)까지 아래로평탄화된다(도 16). 제 1 영역(110) 내의 노출된 장벽 층(104) 및 하드 마스크(120)는 도 17에서 도시된 바처럼 제거된다. 이후에, 산화 프로세스가 위에서 기술된 바처럼 시작되어, 도 11에서 도시된 바와 같은 구조물을 형성하게 된다.
제 3 실시예에 기술된 바처럼, 하드 마스크(120)의 제거 후에(도 17), 희생 산화물 층(122)이 두 영역(110,112) 상에 형성될 수 있다(도 12). 희생 산화물 층(122)은 위에서 기술된 바와 같이 제거된다. 이후에, 두 영역(110,112)은 산화되어, 도 11에서 도시된 바처럼 유전체 층(116,118)을 형성한다.
이와 달리, 장벽 층(104)을 증착하지 않고 제 2, 3, 4 실시예에 따라 구조물이 형성될 수 있다. 이로써, 제 5 실시예에 따르면, 질소와 같은 유전체 물질(107)이 기판(100)의 제 1 및 제 2 영역(110,112)으로 사전주입될 수 있다(pre-implanted)(도 18). 이후에, 도전성 층(106)이 위에서 설명된 포토 레지스트 마스크(108) 또는 하드 마스크(120) 기술을 이용하여 제 2 영역(112) 상에 형성된다(도 19). 산화 프로세스가 두 영역(110,112) 내에서 동시에 수행되어, 도 20에서 도시된 바와 같은 제 1 및 제 2 유전체 층(116,118)을 각기 형성하게 된다.
사전주입은 제 1 영역(110) 내의 기판(100) 물질의 산화율을 감소시키고 도펀트가 도전성 층(106)으로부터 제 2 영역(112) 내의 기판으로 확산을 막는 기능을 한다. 이로써, 제 1 영역(110) 및 제 2 영역(112) 간의 산화된 유전체의 두께에서의 차가 더욱 커질 것이다.
본 발명의 제 6 실시예에 따르면, 얇은 유전체 물질 층(109)이 기판(100)의전체 표면 상에 형성될 수 있다(도 21). 가령, 질화된 산화물 기판(100)의 표면 상에 증착될 수 있거나 대략 1-20 Å의 두께를 갖는 얇은 질화물 층이 알려진 기술을 이용하여 기판(100) 상에 증착될 수 있다. 이후에, 도전성 층(106)이, 포토 레지스트 마스크(108) 또는 하드 마스크(120) 기술을 이용하여, 기판(100)의 제 2 영역(112) 상에 형성된다. 산화 프로세스가 두 영역(110,112)에서 동시에 수행되어 도 20에서 도시된 바처럼 제 1 및 제 2 유전체 층(116,118)이 각기 형성된다. 얇은 유전체 물질 층(109)은 유전체 물질(107)을 사전주입하는 것과 유사한 방식으로 기능한다.
본 발명의 제 7 실시예에서는, 장벽층(104) 또는 유전체 물질(107)의 사전주입 또는 얇은 유전체 물질 층(109)을 이용하지 않고, 디바이스가 형성된다. 도 22에 도시된 바처럼, 도전성 층(106)은 위에서 기술된 바처럼 기판(100)의 표면 상에 증착된다. 포토 레지스트 마스크(108)는, 제 1 영역(110)은 노출되고 제 2 영역(112)은 피복되도록, 기판(100) 상에 배치된다. 도 23에서 도시된 바처럼 제 1 영역(110) 내의 도전성 층(106)은 제거된다. 그 후에, 두 영역(110,112)은 위에서 기술된 바와 같이 산화된다. 하지만, 이 경우에, 유전체 층(116,118) 만이 형성되는 것이 아니라, 도 24에서 도시된 바처럼 추가 OED 영역(124) 또는 산화 증진된 확산 영역이 제 2 영역(112) 내의 유전체 층(118) 아래에 형성된다. 달리 말하면, 장벽 층(104) 또는 다른 유전체 물질(107,109)이 기판(100) 및 도전성 층(106) 간에는 증착되지 않기 때문에, 도전성 층(106) 및/또는 도전성 층(106)의 부분으로부터의 도펀트가 산화 프로세스 동안 기판(100)으로 확산되어, 기판(100)내에서의 도펀트의 확산은 증진된다.
위의 제 3 실시예에서 기술된 바처럼, 희생 산화물 층(122)이, 포토 레지스트 마스크(108)를 제거한 후에, 두 영역(110,112) 상에 형성될 수 있다(도 25). 희생 산화물 층(122)은 전술된 바와 같이 제거된다. 이후에, 두 영역(110,112)은 산화되어, 도 24에서 도시된 바처럼 유전체 층(116,118) 및 OED 영역(124)을 형성하게 된다.
제 4 실시예와 유사한 방식으로, 제 8 실시예에서는, 하드 마스크(120)가 기판(100) 상에 증착될 수 있다. 포토 레지스트 마스크(108)는 하드 마스크(120) 상에 배치되며(도 13), 하드 마스크(120)는 제 1 영역(110)이 피복되고 제 2 영역(112)은 노출되도록 패터닝되며 에칭된다(도 14). 이후에, 도전성 층(106)이 하드 마스크(120) 및 기판(100)의 표면 상에 증착되고 CMP 프로세스에 의해 평탄화되어 도 26에서 도시된 바와 같은 구조물을 형성하게 된다. 이후에, 하드 마스크(120)는 제거되며, 제 1 영역 및 제 2 영역(110,112)이 산화되어, 도 24에서 도시된 바와 같은 유전체 층(116,118) 및 OED 영역(124)을 형성하게 된다.
제 3 실시예에서 기술된 바처럼, 희생 산화물 층(122)이 하드 마스크(120)의 제거 후에 두 영역(110,112) 상에 형성될 수 있다(도 25). 희생 산화물 층(122)은 전술한 바처럼 제거된다. 이후에, 두 영역(110,112)은 산화되어 도 24에서 도시된 바와 같이 유전체 층(116,118) 및 OED 영역(124)이 형성된다.
제 9 실시예에 따른 도 27은 그 내부에 형성된 STI(102)를 갖는 기판(100)을 도시한다. 패드 산화물 층(130)은 기판(100)의 표면 상에 형성되거나 열적으로성장된다. 패드 산화물 층(130)은 대략 25-75 Å의 두께를 갖는 열적으로 성장된 산화물 또는 증착된 산화물 물질을 포함한다. 대략 300-1000 Å의 두께를 갖는 패드 질화물 층(132)은 통상적인 기술을 사용하여 패드 산화물 층(130) 상에 증착된다. 패드 질화물 층(132)의 두께의 두배 가령 600-2000Å의 두께를 갖는 패드 TEOS(tetraethylorthosilicate) 층(134)이 패드 질화물 층(132) 상에 증착된다. 이후에, 패드 산화물 층(130) 및 패드 질화물 층(132) 및 패드 TEOS 층(134)의 두께에 근사하는 두께 대략 1000-4000 Å를 갖는 포토 레지스트 층(136)이 통상적인 기술에 의해 패드 TEOS 층(134) 상에 증착된다.
다음에, 포토레지스트 층(136)이 통상적인 마스킹 기술에 의해 노출된다. 패드 산화물 층(130), 패드 질화물 층(132), 패드 TEOS 층(134), 기판(100)이 에칭되어 기판(100) 내에 제 1 트렌치 및 제 2 트렌치(138,140)가 형성된다. 제 1 실시예와는 달리, 실질적으로 같은 크기를 갖는 제 1 및 제 2 트렌치가 형성된다. 그 후에, 도 28에서처럼, 포토레지스트 층(136)이 통상적인 기술에 의해 제거된다.
도 29에서처럼, 장벽층(104)이 기판(100)의 표면 및 트렌치(138,140) 내부에 부합적으로 증착된다. 이후에, 도전성 층(106)이 기판(100)의 표면 상 및 트렌치(138,140) 내부에 증착된다. 제 2 포토레지스트 층(142)이 트렌치(138,140)를 충진하면서 기판(100)의 표면 상에 증착된다(도 30).
O2플라즈마 에칭 또는 다른 유사 프로세스를 사용하여, 포토레지스트 층(142)이 도 31에서 도시된 바처럼 대략 패드 산화물 층(130)의 깊이까지 아래로에칭된다. 이후에, 도전성 층(106), 장벽층(104), 패드 TEOS 층(134), 패드 질화물 층(132)이 기판(100)의 표면으로부터 패드 산화물 층(130)까지 아래로 제거된다. 포토 레지스트 마스크(108)는 기판(100) 상에서, 제 1 영역(110)은 노출되고 제 2 영역(112)이 피복되도록, 패터닝된다(도 32). 제 1 트렌치(138) 내의 도전성 층(106) 및 장벽층(104)은 통상적인 에칭 프로세스에 의해 제거된다.
이후에, 포토레지스트 마스크(108)가 제거되고, 제 2 트렌치(140) 내에 남아있는 포토레지스트 층(142)은 통상적인 에칭 프로세스에 의해 제거된다. 제 1 및 제 2 영역(110,112)은 위에서 기술된 바처럼 동시에 산화되어, 제 1 트렌치(138) 내의 얇은 유전체 층(116) 및 제 2 트렌치(140) 내의 두꺼운 유전체 층(118)이 형성된다(도 33).
도 34에서 도시되고 제 3 실시예에서 기술된 바처럼, 포토레지스트 마스크(108) 및 제 2 트렌치(140) 내의 포토 레지스트 층(142)의 제거후에(도 32), 희생 산화물 층(122)이 두 영역(110,112)의 트렌치(138,140) 내에 형성될 수 있다(도 34). 다음에, 희생 산화물 층(122)이 전술된 바처럼 제거된다. 이후에, 두 영역(110,112)이 산화되어 도 33에서 도시된 바와 같은 유전체 층(116,118)을 형성하게 된다.
제 10 실시예에 따르면, 제 1 및 제 2 트렌치(138,140)의 형성 후에(도 28), 장벽층(104)을 증착하기보다, 도전성 층(106)이 트렌치 내에 증착될 수 있다(도 35). 이후에, 포토레지스트 층(142)이 증착되며, 도전성 층(106), 패드 TEOS 층(134), 패드 질화물 층(132)이 패드 산화물 층(130)까지 아래로 에칭된다(도36). 포토레지스트 마스크(108)는 제 2 영역(112)을 피복하면서 기판(100) 상에 증착되며 제 1 트렌치(138) 내의 포토레지스트 층(142)은 제거된다. 이후에, 두 영역(110,112)를 동시하여 산화하여, 얇은 유전체 층(116), 두꺼운 유전체 층(118), OED 영역(124)을 형성한다(도 37).
전술한 바와 마찬가지로, 도전성 층(106)을 증착하기 이전에, 질소와 같은 유전체 물질(107)이 기판(100)의 제 1 및 제 2 영역(110,112)으로 사전주입될 수 있다. 또한, 도전성 층(106)을 증착하기 이전에, 얇은 유전체 물질 층(109)이 기판(100)의 전체 표면 상에 형성될 수 있다.
본 발명은 위의 개략적인 특정 실시예와 부합하여 기술되었지만, 본 기술 분야의 당업자에게는 다른 대안, 수정, 변경이 자명할 것이다. 따라서, 본 발명의 실시예는 예시적인 것이지 한정적인 것은 아니다. 이하 청구 범위에서 규정된 본 발명의 범주 및 정신 내에서 다양한 변경이 가능하다.
본 발명은 작은 전체 디비이스 크기를 유지하면서, 높은 전압 및 낮은 전압 모두에 안전하게 적응할 수 있는 반도체 디바이스를 제공한다.

Claims (22)

  1. 전자 구조물에 있어서,
    기판 내부에 형성된 제 1 디바이스 및 제 2 디바이스를 포함하고,
    상기 제 1 디바이스는 제 1 유전체를 포함하며 상기 제 2 디바이스는 제 2 유전체를 포함하고,
    상기 제 2 유전체는 상기 제 1 유전체의 두께보다 큰 두께를 가지는
    전자 구조물.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 디바이스는 캐패시터 및 트랜지스터로 구성된 그룹으로부터 선택된 디바이스를 포함하는
    전자 구조물.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 캐패시터는 트렌치 캐패시터를 포함하는
    전자 구조물.
  4. 제 3 항에 있어서,
    상기 제 2 캐패시터는 상기 제 1 캐패시터의 표면 크기보다 큰 표면 크기를 갖는
    전자 구조물.
  5. 제 3 항에 있어서,
    상기 트렌치 캐패시터는 매립 판 또는 칼라(a collar)를 포함하는
    전자 구조물.
  6. 제 1 항에 있어서,
    상기 제 2 디바이스 및 상기 제 2 유전체 간에 장벽층을 더 포함하는
    전자 구조물.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 유전체를 형성하기 이전에, 상기 제 1 및 제 2 디바이스의 표면을 사전조절하기 위해, 상기 제 1 및 제 2 디바이스의 표면 상에 희생 산화물 층을 포함하는
    전자 구조물.
  8. 제 1 항에 있어서,
    상기 제 2 디바이스는 산화 증진된 확산 영역(an oxidation enhanced diffusion region)을 더 포함하는
    전자 구조물.
  9. 제 1 항에 있어서,
    상기 기판은 유전체 물질의 사전주입을 더 포함하는
    전자 구조물.
  10. 전자 구조물을 형성하는 방법에 있어서,
    기판을 제공하는 단계와,
    제 1 유전체 두께를 갖는 제 1 디바이스를 형성하는 단계와,
    제 2 유전체 두께를 갖는 제 2 디바이스를 형성하는 단계를 포함하며,
    상기 제 2 유전체 두께는 상기 제 1 유전체 두께보다 큰
    전자 구조물 형성 방법.
  11. 제 10 항에 있어서,
    상기 기판은 반도체 웨이퍼를 포함하는
    전자 구조물 형성 방법.
  12. 제 10 항에 있어서,
    상기 제 1 및 제 2 디바이스를 형성하는 단계는
    제 1 표면 크기를 갖는 제 1 트렌치 캐패시터를 형성하는 단계와,
    제 2 표면 크기━상기 제 2 표면 크기는 상기 제 1 표면 크기보다 큼━를 갖는 제 2 트렌치 캐패시터를 형성하는 단계와,
    적어도 상기 제 1 트렌치 내에 상기 제 1 유전체 두께를 갖는 제 1 유전체를 증착하는 단계와,
    상기 제 1 및 제 2 트렌치 내에 제 1 물질을 증착하는 단계━상기 제 1 유전체 물질은 상기 제 1 트렌치를 실질적으로 충진하며 상기 제 2 트렌치를 적어도 부분적으로 충진함━와,
    상기 제 2 트렌치로부터 상기 제 1 물질을 제거하는 단계와,
    상기 제 2 트렌치 내에 상기 제 2 유전체 두께를 갖는 제 2 유전체를 형성하는 단계와,
    상기 제 2 트렌치 내에 제 2 물질을 증착하는 단계를 포함하는
    전자 구조물 형성 방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 물질은 비정질 실리콘 및 폴리실리콘으로 구성된 그룹으로부터 선택된 물질인
    전자 구조물 형성 방법.
  14. 제 12 항에 있어서,
    상기 제 2 트렌치로부터 상기 제 1 물질을 제거하는 단계는 상기 제 2 트렌치 내의 상기 제 1 물질을 등방성으로 에칭하는 단계를 포함하는
    전자 구조물 형성 방법.
  15. 제 10 항에 있어서,
    상기 제 1 및 제 2 유전체 층을 형성하는 단계는
    상기 기판의 제 1 영역 내에 상기 제 1 디바이스를 형성하고, 상기 기판의제 2 영역 내에 상기 제 2 디바이스를 형성하는 단계와,
    상기 기판의 상기 제 2 영역 상에 도전성 층을 형성하는 단계와,
    상기 제 1 및 제 2 영역을 동시에 산화하는 단계를 포함하는
    전자 구조물 형성 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 디바이스는 트랜지스터 또는 트렌치 캐패시터로 구성된 그룹으로부터 선택된 디바이스를 포함하는
    전자 구조물 형성 방법.
  17. 제 15 항에 있어서,
    상기 제 2 영역에서 상기 기판 및 상기 도전성 층 간에 장벽 층을 증착하는 단계를 더 포함하는
    전자 구조물 형성 방법.
  18. 제 15 항에 있어서,
    상기 도전성 층을 형성하기 이전에 상기 기판 내에 유전체 물질을 주입하는단계를 더 포함하는
    전자 구조물 형성 방법.
  19. 제 15 항에 있어서,
    상기 제 1 및 제 2 영역을 산화하기 이전에, 상기 제 1 및 제 2 영역을 사전조절(preconditioning)하는 단계를 더 포함하는
    전자 구조물 형성 방법.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 영역을 동시에 산화하기 이전에, 상기 제 1 및 제 2 영역 내의 희생 산화물 층을 형성 및 제거하는 단계를 더 포함하는
    전자 구조물 형성 방법.
  21. 제 15 항에 있어서,
    상기 기판의 제 2 영역 상에 도전성 층을 형성하는 단계는
    상기 기판의 제 1 및 제 2 영역 상에 상기 도전성 층을 증착하는 단계와,
    상기 도전성 층 상에 포토레지스트 마스크를 증착하는 단계━상기 포토레지스트 마스크는 상기 제 2 영역을 피복함━와,
    상기 제 1 영역으로부터 상기 도전성 물질을 제거하는 단계를 더 포함하는
    전자 구조물 형성 방법.
  22. 제 15 항에 있어서,
    상기 기판의 제 2 영역 상에 도전성 층을 형성하는 단계는
    상기 기판의 제 1 영역을 피복하는 하드 마스크를 형성하는 단계와,
    상기 제 2 영역에 상기 도전성 층을 증착하는 단계를 더 포함하는
    전자 구조물 형성 방법.
KR10-2001-0073191A 2000-12-05 2001-11-23 전자 구조물 형성 방법, 제 1 및 제 2 전자 디바이스 형성 방법, 및 제 1 및 제 2 캐패시터 형성 방법 KR100441700B1 (ko)

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