JPH065809A - 半導体装置 - Google Patents
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- JPH065809A JPH065809A JP4161376A JP16137692A JPH065809A JP H065809 A JPH065809 A JP H065809A JP 4161376 A JP4161376 A JP 4161376A JP 16137692 A JP16137692 A JP 16137692A JP H065809 A JPH065809 A JP H065809A
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Abstract
(57)【要約】
【目的】 この発明は、記憶素子のキャパシタに有用
な、大容量のキャパシタ構造を有する半導体装置を提供
しようとするものである。 【構成】 Ｎ型シリコン基板(100) 上に形成されたＰ型
シリコン層(102) と、シリコン層(102) 内に形成された
トレンチ(106) と、トレンチ側面に露出するシリコン層
(102) 内に形成されて基板(100) に電気的に接続される
Ｎ型不純物層(108) と、トレンチ表面上に順次形成され
た第１の酸化膜(110) 、蓄積電極(112) 、第２の酸化膜
(114) および電極層(116) を有する。さらに基板(100)
と電極層(122) とを電気的に接続する接続配線(122) を
有している。このような構成であると、特にシリコン層
(102) と電極層(122) とが同電位となる。この同電位の
部分と蓄積電極との間には第１の酸化膜(110) を誘電体
とする第１のキャパシタおよび第２の酸化膜(114) を誘
電体とする第２のキャパシタが互いに並列接続される。
このため、キャパシタ容量を増加できる。
な、大容量のキャパシタ構造を有する半導体装置を提供
しようとするものである。 【構成】 Ｎ型シリコン基板(100) 上に形成されたＰ型
シリコン層(102) と、シリコン層(102) 内に形成された
トレンチ(106) と、トレンチ側面に露出するシリコン層
(102) 内に形成されて基板(100) に電気的に接続される
Ｎ型不純物層(108) と、トレンチ表面上に順次形成され
た第１の酸化膜(110) 、蓄積電極(112) 、第２の酸化膜
(114) および電極層(116) を有する。さらに基板(100)
と電極層(122) とを電気的に接続する接続配線(122) を
有している。このような構成であると、特にシリコン層
(102) と電極層(122) とが同電位となる。この同電位の
部分と蓄積電極との間には第１の酸化膜(110) を誘電体
とする第１のキャパシタおよび第２の酸化膜(114) を誘
電体とする第２のキャパシタが互いに並列接続される。
このため、キャパシタ容量を増加できる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に係わり、
特にキャパシタ構造を持つ半導体装置に関する。
特にキャパシタ構造を持つ半導体装置に関する。
【０００２】
【従来の技術】従来、キャパシタ構造を持つ半導体装置
として、例えばダイナミック型ＲＡＭの記憶素子があ
る。
として、例えばダイナミック型ＲＡＭの記憶素子があ
る。
【０００３】上記記憶素子に用いられるキャパシタで
は、より多くの電荷を蓄積できること、すなわち、キャ
パシタ容量が大きいことが必要である。キャパシタ容量
が小さいと、書き込み値が“１”であっても、記憶させ
た電荷がすぐに減衰して読み出し値は“０”となってし
まう。これでは記憶素子としての役目を果たさない。従
って、信頼性の高い記憶素子を得るには、大容量のキャ
パシタを備えることが必要である。
は、より多くの電荷を蓄積できること、すなわち、キャ
パシタ容量が大きいことが必要である。キャパシタ容量
が小さいと、書き込み値が“１”であっても、記憶させ
た電荷がすぐに減衰して読み出し値は“０”となってし
まう。これでは記憶素子としての役目を果たさない。従
って、信頼性の高い記憶素子を得るには、大容量のキャ
パシタを備えることが必要である。
【０００４】キャパシタ容量を向上させる方法として
は、トレンチ型キャパシタが良く知られている。トレン
チ型キャパシタとは、基板にトレンチを堀り、このトレ
ンチ内にキャパシタを形成することにより、キャパシタ
容量を増加させようとするものである。
は、トレンチ型キャパシタが良く知られている。トレン
チ型キャパシタとは、基板にトレンチを堀り、このトレ
ンチ内にキャパシタを形成することにより、キャパシタ
容量を増加させようとするものである。
【０００５】しかしながら、近年の半導体装置の高集積
化に伴って、トレンチ型キャパシタにおいても、記憶素
子の信頼性を保つのに充分な容量を得ることは難しくな
りつつある。
化に伴って、トレンチ型キャパシタにおいても、記憶素
子の信頼性を保つのに充分な容量を得ることは難しくな
りつつある。
【０００６】そこで、トレンチ型キャパシタにおいて
も、更なる容量向上が思考されつつある。従来のトレン
チ型キャパシタにおける容量向上の方法としては、キャ
パシタ面積の大面積化、キャパシタ絶縁膜の薄膜化、お
よびキャパシタ絶縁膜の高誘電体化がある。
も、更なる容量向上が思考されつつある。従来のトレン
チ型キャパシタにおける容量向上の方法としては、キャ
パシタ面積の大面積化、キャパシタ絶縁膜の薄膜化、お
よびキャパシタ絶縁膜の高誘電体化がある。
【０００７】まず、大面積化は、高集積化が進む半導体
装置集積回路においては、キャパシタ面積を広げられな
いことから、限られた領域内にて電極どうしの対向面積
を大きくする構造が取られてきている。すなわち、トレ
ンチの深さを深くして、電極どうしの対向面積を大きく
することである。
装置集積回路においては、キャパシタ面積を広げられな
いことから、限られた領域内にて電極どうしの対向面積
を大きくする構造が取られてきている。すなわち、トレ
ンチの深さを深くして、電極どうしの対向面積を大きく
することである。
【０００８】しかし、現状の加工技術では４〜５μｍ程
度が限度である。また、シリコン基板における結晶欠陥
フリ−層が表面より深くなるに従い劣化しているため、
トレンチキャパシタの初期特性および信頼性を考慮した
場合、４〜５μｍ程度以上に深くできない。従って、ト
レンチ型キャパシタの大面積化には限度がある。
度が限度である。また、シリコン基板における結晶欠陥
フリ−層が表面より深くなるに従い劣化しているため、
トレンチキャパシタの初期特性および信頼性を考慮した
場合、４〜５μｍ程度以上に深くできない。従って、ト
レンチ型キャパシタの大面積化には限度がある。
【０００９】また、キャパシタ絶縁膜の薄膜化は、酸化
拡散技術の進歩に依存する。現在、７０オングストロ−
ム程度までの薄膜化が可能であるが、膜厚の均一性等の
制御性を考慮した場合、これ以上の薄膜化には更に時間
がかかる。
拡散技術の進歩に依存する。現在、７０オングストロ−
ム程度までの薄膜化が可能であるが、膜厚の均一性等の
制御性を考慮した場合、これ以上の薄膜化には更に時間
がかかる。
【００１０】また、キャパシタ絶縁膜の高誘電体化は、
シリコン酸化膜からシリコン窒化膜へと一部実際に行わ
れているが、更なる高誘電絶縁膜の開発となると、デバ
イスの微細化の速さに追い付いていない。
シリコン酸化膜からシリコン窒化膜へと一部実際に行わ
れているが、更なる高誘電絶縁膜の開発となると、デバ
イスの微細化の速さに追い付いていない。
【００１１】
【発明が解決しようとする課題】以上のように、トレン
チ型キャパシタでは、キャパシタ容量を向上させること
に限界が来ている。
チ型キャパシタでは、キャパシタ容量を向上させること
に限界が来ている。
【００１２】この発明は上記のような点に鑑みてなされ
たもので、その目的は、記憶素子のキャパシタに特に有
用となるような、大容量のキャパシタ構造を有する半導
体装置を提供することにある。
たもので、その目的は、記憶素子のキャパシタに特に有
用となるような、大容量のキャパシタ構造を有する半導
体装置を提供することにある。
【００１３】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の半導体基体上に形成された第２導電型
の第１の半導体層と、前記半導体基体に達するように前
記第１の半導体層内に形成された溝と、前記溝の側面に
露出する前記半導体層内に形成されて前記基体と電気的
に接続される第１導電型の第２の半導体層と、前記第１
の溝の表面上に形成された第１の誘電体膜と、前記第１
の誘電体膜上に形成された、電荷を蓄積する蓄積手段
と、前記蓄積手段上に形成された第２の誘電体膜と、前
記第２の誘電体膜上に形成された導電層とを有する。そ
して、前記基体と前記導電層とを電気的に接続する接続
手段を具備することを特徴としている。
は、第１導電型の半導体基体上に形成された第２導電型
の第１の半導体層と、前記半導体基体に達するように前
記第１の半導体層内に形成された溝と、前記溝の側面に
露出する前記半導体層内に形成されて前記基体と電気的
に接続される第１導電型の第２の半導体層と、前記第１
の溝の表面上に形成された第１の誘電体膜と、前記第１
の誘電体膜上に形成された、電荷を蓄積する蓄積手段
と、前記蓄積手段上に形成された第２の誘電体膜と、前
記第２の誘電体膜上に形成された導電層とを有する。そ
して、前記基体と前記導電層とを電気的に接続する接続
手段を具備することを特徴としている。
【００１４】
【作用】上記のような半導体装置にあっては、基体、第
１の半導体層、第１の誘電体膜および蓄積手段で第１の
キャパシタが構成され、導電層、第２の誘電体膜および
蓄積手段で第２のキャパシタが構成される。基体と導電
層とは接続手段によって電気的に接続されている。この
ため、基体および第１の半導体層と導電層とが同電位と
なる。この同電位の部分と蓄積手段との間には、第１、
第２のキャパシタが互いに並列接続される。よって蓄積
手段に蓄積できる電荷の量が増加する。
１の半導体層、第１の誘電体膜および蓄積手段で第１の
キャパシタが構成され、導電層、第２の誘電体膜および
蓄積手段で第２のキャパシタが構成される。基体と導電
層とは接続手段によって電気的に接続されている。この
ため、基体および第１の半導体層と導電層とが同電位と
なる。この同電位の部分と蓄積手段との間には、第１、
第２のキャパシタが互いに並列接続される。よって蓄積
手段に蓄積できる電荷の量が増加する。
【００１５】
【実施例】以下、図面を参照してこの発明を一実施例に
より説明する。図１は、この発明の一実施例に係わる半
導体装置の断面図である。図２は、図１に示す装置を模
式的に示した模式図である。
より説明する。図１は、この発明の一実施例に係わる半
導体装置の断面図である。図２は、図１に示す装置を模
式的に示した模式図である。
【００１６】図１に示すように、リン（Ｐ）がド−プさ
れたＮ型シリコン基板１００上には、ボロン（Ｂ）がド
−プされたＰ型シリコン層１０２が形成されている。Ｐ
型シリコン層１０２の表面領域には、フィ−ルド酸化膜
（ＳｉＯ2 ）１０４が形成されている。Ｐ型シリコン層
１０２内にはＮ型シリコン基板１０４に達するようにト
レンチ１０６が形成されている。トレンチ１０６はＰ型
シリコン層１０２の表面上に、フィ−ルド酸化膜１０４
を貫通して露出する。トレンチ１０６の側面に露出する
Ｐ型シリコン層１０２の表面内には、Ｎ型拡散層１０８
が形成されている。Ｎ型拡散層１０８はＮ型シリコン基
板１００に電気的に接続されている。トレンチ１０６の
側面および底面上には、シリコン酸化膜（ＳｉＯ2 ）１
１０が形成されている。シリコン酸化膜１１０上には、
導電性を有するポリシリコンで成る蓄積電極１１２が形
成されている。シリコン酸化膜１１０は、Ｎ型拡散層１
０８と蓄積電極１１２とに挟まれることによりキャパシ
タの誘電体として機能する。蓄積電極１１２上にはシリ
コン酸化膜（ＳｉＯ2 ）１１４が形成されている。シリ
コン酸化膜１１４上には、導電性を有するポリシリコン
で成る電極層１１６が形成されている。
れたＮ型シリコン基板１００上には、ボロン（Ｂ）がド
−プされたＰ型シリコン層１０２が形成されている。Ｐ
型シリコン層１０２の表面領域には、フィ−ルド酸化膜
（ＳｉＯ2 ）１０４が形成されている。Ｐ型シリコン層
１０２内にはＮ型シリコン基板１０４に達するようにト
レンチ１０６が形成されている。トレンチ１０６はＰ型
シリコン層１０２の表面上に、フィ−ルド酸化膜１０４
を貫通して露出する。トレンチ１０６の側面に露出する
Ｐ型シリコン層１０２の表面内には、Ｎ型拡散層１０８
が形成されている。Ｎ型拡散層１０８はＮ型シリコン基
板１００に電気的に接続されている。トレンチ１０６の
側面および底面上には、シリコン酸化膜（ＳｉＯ2 ）１
１０が形成されている。シリコン酸化膜１１０上には、
導電性を有するポリシリコンで成る蓄積電極１１２が形
成されている。シリコン酸化膜１１０は、Ｎ型拡散層１
０８と蓄積電極１１２とに挟まれることによりキャパシ
タの誘電体として機能する。蓄積電極１１２上にはシリ
コン酸化膜（ＳｉＯ2 ）１１４が形成されている。シリ
コン酸化膜１１４上には、導電性を有するポリシリコン
で成る電極層１１６が形成されている。
【００１７】Ｐ型シリコン層１０２内にはＮ型シリコン
基板１０４に達するようにスル−コンタクトホ−ル１１
８が形成されている。スル−コンタクトホ−ル１１８は
Ｐ型半導体層１０２の表面に、フィ−ルド酸化膜１０４
を貫通して露出している。スル−コンタクトホ−ル１１
８の側面上にはシリコン酸化膜（ＳｉＯ2 ）１２０が形
成されている。スル−コンタクトホ−ル１１８内には、
例えばタングステン層（Ｗ）で成る接続配線１２２が形
成されている。接続配線１２２は、Ｎ型シリコン基板１
００にＮ+ 型の高濃度拡散層１２４を介して電気的に接
続され、また、フィ−ルド酸化膜１０４上において、電
極層１１６とも電気的に接続されている。これにより、
Ｎ型シリコン基板１００とポリシリコン層１１６とは、
互いに同電位とされている。
基板１０４に達するようにスル−コンタクトホ−ル１１
８が形成されている。スル−コンタクトホ−ル１１８は
Ｐ型半導体層１０２の表面に、フィ−ルド酸化膜１０４
を貫通して露出している。スル−コンタクトホ−ル１１
８の側面上にはシリコン酸化膜（ＳｉＯ2 ）１２０が形
成されている。スル−コンタクトホ−ル１１８内には、
例えばタングステン層（Ｗ）で成る接続配線１２２が形
成されている。接続配線１２２は、Ｎ型シリコン基板１
００にＮ+ 型の高濃度拡散層１２４を介して電気的に接
続され、また、フィ−ルド酸化膜１０４上において、電
極層１１６とも電気的に接続されている。これにより、
Ｎ型シリコン基板１００とポリシリコン層１１６とは、
互いに同電位とされている。
【００１８】フィ−ルド酸化膜１０４により区画された
素子領域１２４におけるＰ型シリコン層１０２内には、
Ｎ型ソ−ス領域１２６1 およびＮ型ドレイン領域１２６
2 が形成されている。素子領域１２４におけるＰ型シリ
コン層１０２の表面上には、シリコン酸化膜（Ｓｉ
Ｏ2 ；以下ゲ−ト酸化膜と称す）１２８が形成されてい
る。ゲ−ト酸化膜１２８上には、導電性を有するポリシ
リコンで成るゲ−ト電極１３０が形成されている。これ
により、素子領域１２４内には、Ｎチャネル型のＭＯＳ
ＦＥＴ Ｔｒが構成される。素子領域１２４におけるＰ
型シリコン層１０２内には、Ｎ型拡散層１３２が形成さ
れている。Ｎ型拡散層１３２はソ−ス領域１２６1 およ
び蓄積電極１１２それぞれに、電気的に接続されてい
る。蓄積電極１１２に蓄積された電荷は、ＭＯＳＦＥＴ
Ｔｒによってそのソ−ス１２６1 からドレイン１２６
2 へ導くことにより、抽出することができる。上記構成
の半導体装置であると、図２に示す構造が得られる。
素子領域１２４におけるＰ型シリコン層１０２内には、
Ｎ型ソ−ス領域１２６1 およびＮ型ドレイン領域１２６
2 が形成されている。素子領域１２４におけるＰ型シリ
コン層１０２の表面上には、シリコン酸化膜（Ｓｉ
Ｏ2 ；以下ゲ−ト酸化膜と称す）１２８が形成されてい
る。ゲ−ト酸化膜１２８上には、導電性を有するポリシ
リコンで成るゲ−ト電極１３０が形成されている。これ
により、素子領域１２４内には、Ｎチャネル型のＭＯＳ
ＦＥＴ Ｔｒが構成される。素子領域１２４におけるＰ
型シリコン層１０２内には、Ｎ型拡散層１３２が形成さ
れている。Ｎ型拡散層１３２はソ−ス領域１２６1 およ
び蓄積電極１１２それぞれに、電気的に接続されてい
る。蓄積電極１１２に蓄積された電荷は、ＭＯＳＦＥＴ
Ｔｒによってそのソ−ス１２６1 からドレイン１２６
2 へ導くことにより、抽出することができる。上記構成
の半導体装置であると、図２に示す構造が得られる。
【００１９】図２に示すように、Ｎ型シリコン基板１０
０およびＮ型拡散層１０８と蓄積電極１１２との間には
第１のキャパシタＣ１が得られる。また、電極層１１６
と蓄積電極１１２との間には第２のキャパシタＣ２が得
られる。Ｎ型シリコン基板１００はタングステン膜１２
２により電極層１１６に、電気的に接続されている。こ
のため、蓄積電極１１２と、Ｎ型シリコン基板１００お
よび電極層１１６とは、並列接続された第１のキャパシ
タＣ１および第２のキャパシタＣ２によって互いに結合
されるようになる。並列接続されたキャパシタの合成静
電容量Ｃは下記の式で表される。 Ｃ ＝ ｃ１ ＋ ｃ２ …（１） （１）式において、ｃ１は第１のキャパシタＣ１の静電
容量、ｃ２は第２のキャパシタＣ２の静電容量である。
（１）式からも明確なように、図１に示す半導体装置は
キャパシタの容量を増加させることができる。
０およびＮ型拡散層１０８と蓄積電極１１２との間には
第１のキャパシタＣ１が得られる。また、電極層１１６
と蓄積電極１１２との間には第２のキャパシタＣ２が得
られる。Ｎ型シリコン基板１００はタングステン膜１２
２により電極層１１６に、電気的に接続されている。こ
のため、蓄積電極１１２と、Ｎ型シリコン基板１００お
よび電極層１１６とは、並列接続された第１のキャパシ
タＣ１および第２のキャパシタＣ２によって互いに結合
されるようになる。並列接続されたキャパシタの合成静
電容量Ｃは下記の式で表される。 Ｃ ＝ ｃ１ ＋ ｃ２ …（１） （１）式において、ｃ１は第１のキャパシタＣ１の静電
容量、ｃ２は第２のキャパシタＣ２の静電容量である。
（１）式からも明確なように、図１に示す半導体装置は
キャパシタの容量を増加させることができる。
【００２０】図１に示す半導体装置は、ダイナミック型
ＲＡＭの記憶素子に特に有用である。図１に示す装置を
ダイナミック型ＲＡＭの記憶素子に用いる時には、ＭＯ
ＳＦＥＴ Ｔｒをトランスファトランジスタとし、その
ゲ−ト電極１３０をワ−ド線に、そのドレイン１２６2
をビット線にそれぞれ接続すれば良い。図３は、図１に
示す装置をダイナミック型ＲＡＭの記憶素子に用いた時
の回路図である。
ＲＡＭの記憶素子に特に有用である。図１に示す装置を
ダイナミック型ＲＡＭの記憶素子に用いる時には、ＭＯ
ＳＦＥＴ Ｔｒをトランスファトランジスタとし、その
ゲ−ト電極１３０をワ−ド線に、そのドレイン１２６2
をビット線にそれぞれ接続すれば良い。図３は、図１に
示す装置をダイナミック型ＲＡＭの記憶素子に用いた時
の回路図である。
【００２１】図３において、参照符号１５０1 〜１５０
4 はそれぞれ記憶素子であり、図１に示す装置に対応し
ている。図３に示すように、ＭＯＳＦＥＴ Ｔｒ０〜Ｔ
ｒ３のゲ−トはそれぞれ、ワ−ド線ＷＬ０〜ＷＬ３に接
続されている。ＭＯＳＦＥＴＴｒ０〜Ｔｒ３の各ドレイ
ンは、ビット線ＢＬに接続されている。電極層１１６と
Ｎ型シリコン基板１００とは接続配線１２２により互い
に電気的に接続されている。記憶素子１５０1 〜１５０
4 蓄積電極１１２は、電極層１１６と、Ｎ型シリコン基
板１００およびＮ型拡散層１０８との間に挟まれるよう
にして形成されている。なお、接続配線１２２は、記憶
素子１５０1 〜１５０4 毎に形成しなくても、幾つかの
セルに対して一つ、というように形成されれば良い。
4 はそれぞれ記憶素子であり、図１に示す装置に対応し
ている。図３に示すように、ＭＯＳＦＥＴ Ｔｒ０〜Ｔ
ｒ３のゲ−トはそれぞれ、ワ−ド線ＷＬ０〜ＷＬ３に接
続されている。ＭＯＳＦＥＴＴｒ０〜Ｔｒ３の各ドレイ
ンは、ビット線ＢＬに接続されている。電極層１１６と
Ｎ型シリコン基板１００とは接続配線１２２により互い
に電気的に接続されている。記憶素子１５０1 〜１５０
4 蓄積電極１１２は、電極層１１６と、Ｎ型シリコン基
板１００およびＮ型拡散層１０８との間に挟まれるよう
にして形成されている。なお、接続配線１２２は、記憶
素子１５０1 〜１５０4 毎に形成しなくても、幾つかの
セルに対して一つ、というように形成されれば良い。
【００２２】このようなダイナミック型ＲＡＭによれ
ば、一つのキャパシタ形成領域に二つのキャパシタが形
成され、この二つのキャパシタが電気的に並列接続され
る（図２参照）。このような構造より得られたキャパシ
タ容量は、従来の記憶素子のキャパシタ容量よりも大き
い。よって、記憶素子のキャパシタに必要なキャパシタ
容量を充分に確保でき、記憶させた電荷の保持が正確に
成されるため、信頼性の高い記憶素子を得ることができ
る。
ば、一つのキャパシタ形成領域に二つのキャパシタが形
成され、この二つのキャパシタが電気的に並列接続され
る（図２参照）。このような構造より得られたキャパシ
タ容量は、従来の記憶素子のキャパシタ容量よりも大き
い。よって、記憶素子のキャパシタに必要なキャパシタ
容量を充分に確保でき、記憶させた電荷の保持が正確に
成されるため、信頼性の高い記憶素子を得ることができ
る。
【００２３】上記記憶素子の動作条件の例としては、オ
フ状態ではワ−ド線を０Ｖ、プレ−ト電極を２．５Ｖと
する。オン状態ではワ−ド線を５Ｖ、プレ−ト電極を
２．５Ｖとする。オン状態のうち、読み出し動作時に
は、ビット線を２．５Ｖとする。また、書き込み動作時
には、ビット線を５Ｖとすることでデ−タ“１”を書き
込み、また、ビット線を０Ｖとすることでデ−タ“０”
を書き込む。また、上記記憶素子では、次のような手法
を用いることによって、例えば情報の読み出し精度を、
さらに向上させることも可能である。
フ状態ではワ−ド線を０Ｖ、プレ−ト電極を２．５Ｖと
する。オン状態ではワ−ド線を５Ｖ、プレ−ト電極を
２．５Ｖとする。オン状態のうち、読み出し動作時に
は、ビット線を２．５Ｖとする。また、書き込み動作時
には、ビット線を５Ｖとすることでデ−タ“１”を書き
込み、また、ビット線を０Ｖとすることでデ−タ“０”
を書き込む。また、上記記憶素子では、次のような手法
を用いることによって、例えば情報の読み出し精度を、
さらに向上させることも可能である。
【００２４】即ち、Ｐ型シリコン層１０２の電位を例え
ば−２．５Ｖとし、ＭＯＳＦＥＴのバックゲ−ト・バイ
アスを−２．５Ｖとすることである。これによれば、集
積度向上に伴うＩＣの低電位化が推進され、ワ−ド線へ
の供給電位が低くなったとしても、情報を精度良く読み
出すことが可能となる。次に、図１に示す半導体装置の
製造方法について説明する。
ば−２．５Ｖとし、ＭＯＳＦＥＴのバックゲ−ト・バイ
アスを−２．５Ｖとすることである。これによれば、集
積度向上に伴うＩＣの低電位化が推進され、ワ−ド線へ
の供給電位が低くなったとしても、情報を精度良く読み
出すことが可能となる。次に、図１に示す半導体装置の
製造方法について説明する。
【００２５】まず、リン（Ｐ）がド−ピングされたＮ型
シリコン基板１００上に、ボロン（Ｂ）がド−ピングさ
れたＰ型シリコン層１０２を、例えばエピタキシャル成
長法を用いて形成する。この時、Ｐ型シリコン層１０２
の厚みｔは、例えば３μｍとする（図４）。次いで、Ｐ
型シリコン層１０２の表面領域上に、素子分離領域とし
てフィ−ルド酸化膜１０４を、例えばＬＯＣＯＳ法を用
いて形成する（図５）。
シリコン基板１００上に、ボロン（Ｂ）がド−ピングさ
れたＰ型シリコン層１０２を、例えばエピタキシャル成
長法を用いて形成する。この時、Ｐ型シリコン層１０２
の厚みｔは、例えば３μｍとする（図４）。次いで、Ｐ
型シリコン層１０２の表面領域上に、素子分離領域とし
てフィ−ルド酸化膜１０４を、例えばＬＯＣＯＳ法を用
いて形成する（図５）。
【００２６】次いで、フィ−ルド酸化膜１０４の一部を
含むキャパシタ形成予定領域に、溝堀技術を用いて、Ｎ
型シリコン基板１００に達するようにトレンチ１０６を
形成する。同時に、スル−コンタクトホ−ル１１８を、
Ｎ型シリコン基板１００に達するように形成する。この
実施例では、トレンチ１０６およびスル−コンタクトホ
−ル１１８の深さｄが、Ｐ型シリコン層１０２の厚みｔ
が３μｍであるから４μｍとされている（図６）。
含むキャパシタ形成予定領域に、溝堀技術を用いて、Ｎ
型シリコン基板１００に達するようにトレンチ１０６を
形成する。同時に、スル−コンタクトホ−ル１１８を、
Ｎ型シリコン基板１００に達するように形成する。この
実施例では、トレンチ１０６およびスル−コンタクトホ
−ル１１８の深さｄが、Ｐ型シリコン層１０２の厚みｔ
が３μｍであるから４μｍとされている（図６）。
【００２７】次いで、ＭＯＳＦＥＴのドレイン形成予定
領域の一部Ａとトレンチ１０６内のキャパシタ形成予定
領域に、例えばヒ素シリケ−トガラス（ＡｓＳＧ）を用
いた固相拡散法等のヒ素拡散技術を用いてＮ型拡散層１
０８および１３２を形成する（図７）。
領域の一部Ａとトレンチ１０６内のキャパシタ形成予定
領域に、例えばヒ素シリケ−トガラス（ＡｓＳＧ）を用
いた固相拡散法等のヒ素拡散技術を用いてＮ型拡散層１
０８および１３２を形成する（図７）。
【００２８】次いで、素子領域１２４上、トレンチ１０
６の側面および底面上、並びにスル−コンタクトホ−ル
１１８の側面および底面上にそれぞれ、シリコン酸化膜
１１０、１２０およびゲ−ト酸化膜１２８を形成する。
シリコン酸化膜１１０、１２０およびゲ−ト酸化膜１２
８は、例えば熱酸化により形成される。この熱酸化時の
熱により、Ｎ型拡散層１０８および１３２に含有されて
いる不純物、すなわちヒ素は、Ｐ型シリコン層１０２内
に、さらに拡散する（図８）。
６の側面および底面上、並びにスル−コンタクトホ−ル
１１８の側面および底面上にそれぞれ、シリコン酸化膜
１１０、１２０およびゲ−ト酸化膜１２８を形成する。
シリコン酸化膜１１０、１２０およびゲ−ト酸化膜１２
８は、例えば熱酸化により形成される。この熱酸化時の
熱により、Ｎ型拡散層１０８および１３２に含有されて
いる不純物、すなわちヒ素は、Ｐ型シリコン層１０２内
に、さらに拡散する（図８）。
【００２９】次いで、ゲ−ト酸化膜１２８に、Ｎ型拡散
層１３２に通じるコンタクトホ−ル１３４を形成する。
次いで、Ｐ型シリコン層１０２の上方に、導電性を有す
るポリシリコン層を、例えばＬＰＣＶＤ法を用いて形成
する。この時、ポリシリコン層はＬＰＣＶＤ法を用いて
形成されることにより、トレンチ１０６の側面および底
面上に沿うように形成される。次いで、このポリシリコ
ン層をパタ−ニングすることにより、トレンチ１０６の
内部に蓄積電極１１２が形成される（図９）。次いで、
蓄積電極１１２上にシリコン酸化膜１１４を、例えば熱
酸化法により形成する（図１０）。
層１３２に通じるコンタクトホ−ル１３４を形成する。
次いで、Ｐ型シリコン層１０２の上方に、導電性を有す
るポリシリコン層を、例えばＬＰＣＶＤ法を用いて形成
する。この時、ポリシリコン層はＬＰＣＶＤ法を用いて
形成されることにより、トレンチ１０６の側面および底
面上に沿うように形成される。次いで、このポリシリコ
ン層をパタ−ニングすることにより、トレンチ１０６の
内部に蓄積電極１１２が形成される（図９）。次いで、
蓄積電極１１２上にシリコン酸化膜１１４を、例えば熱
酸化法により形成する（図１０）。
【００３０】次いで、Ｐ型シリコン層１０２の上方に、
導電性を有するポリシリコン層を、例えばＬＰＣＶＤ法
を用いて形成する。次いで、ポリシリコン層をパタ−ニ
ングすることにより、電極層１１６が形成される（図１
１）。
導電性を有するポリシリコン層を、例えばＬＰＣＶＤ法
を用いて形成する。次いで、ポリシリコン層をパタ−ニ
ングすることにより、電極層１１６が形成される（図１
１）。
【００３１】次いで、Ｐ型シリコン層１０２の上方に、
導電性を有するポリシリコン層を、例えばＬＰＣＶＤ法
を用いて形成する。次いで、ポリシリコン層をパタ−ニ
ングすることにより、ＭＯＳＦＥＴのゲ−ト電極１３０
が形成される。次いで、ゲ−ト電極１３０等をマスク
に、Ｐ型シリコン層１０２内に、Ｎ型不純物、例えばを
イオン注入する。これにより、ＭＯＳＦＥＴのＮ型ソ−
ス領域１２６1 およびＮ型ドレイン領域１２６2 が得ら
れる。なお、ソ−ス領域１２６1 は、Ｎ型拡散層１３２
と電気的に接続されるように形成される（図１２）。
導電性を有するポリシリコン層を、例えばＬＰＣＶＤ法
を用いて形成する。次いで、ポリシリコン層をパタ−ニ
ングすることにより、ＭＯＳＦＥＴのゲ−ト電極１３０
が形成される。次いで、ゲ−ト電極１３０等をマスク
に、Ｐ型シリコン層１０２内に、Ｎ型不純物、例えばを
イオン注入する。これにより、ＭＯＳＦＥＴのＮ型ソ−
ス領域１２６1 およびＮ型ドレイン領域１２６2 が得ら
れる。なお、ソ−ス領域１２６1 は、Ｎ型拡散層１３２
と電気的に接続されるように形成される（図１２）。
【００３２】次いで、スル−コンタクトホ−ル１１８の
底部に形成されているシリコン酸化膜１２０を除去す
る。次いで、スル−コンタクトホ−ル１１８の底部に、
Ｎ型の不純物、例えばヒ素をイオン注入した後、熱拡散
させることによりＮ+ 型の高濃度拡散層１２４を形成す
る。次いで、Ｐ型シリコン層１０２の上方に、タングス
テン（Ｗ）層を、例えばＬＰＣＶＤ法を用いて形成す
る。次いで、タングステン層をパタ−ニングすることに
より、配線用タングステン膜１２２を形成する。これに
より、Ｎ型シリコン基板１００と電極層１１６とが互い
に電気的に接続される。上記のような製法により、図１
に示す半導体装置を製造することができる。
底部に形成されているシリコン酸化膜１２０を除去す
る。次いで、スル−コンタクトホ−ル１１８の底部に、
Ｎ型の不純物、例えばヒ素をイオン注入した後、熱拡散
させることによりＮ+ 型の高濃度拡散層１２４を形成す
る。次いで、Ｐ型シリコン層１０２の上方に、タングス
テン（Ｗ）層を、例えばＬＰＣＶＤ法を用いて形成す
る。次いで、タングステン層をパタ−ニングすることに
より、配線用タングステン膜１２２を形成する。これに
より、Ｎ型シリコン基板１００と電極層１１６とが互い
に電気的に接続される。上記のような製法により、図１
に示す半導体装置を製造することができる。
【００３３】
【発明の効果】以上説明したように、この発明によれ
ば、記憶素子のキャパシタに特に有用となるような、大
容量のキャパシタ構造を有する半導体装置を提供でき
る。
ば、記憶素子のキャパシタに特に有用となるような、大
容量のキャパシタ構造を有する半導体装置を提供でき
る。
【図１】図１はこの発明の一実施例に係わる半導体装置
の断面図。
の断面図。
【図２】図２は図１に示す構造を模式的に示した図。
【図３】図３は図１に示す装置をダイナミック型ＲＡＭ
の記憶素子に用いた時の回路図。
の記憶素子に用いた時の回路図。
【図４】図４はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図５】図５はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図６】図６はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図７】図７はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図８】図８はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図９】図９はこの発明の一実施例に係わる半導体装置
の主要な製造工程における断面図。
の主要な製造工程における断面図。
【図１０】図10はこの発明の一実施例に係わる半導体装
置の主要な製造工程における断面図。
置の主要な製造工程における断面図。
【図１１】図11はこの発明の一実施例に係わる半導体装
置の主要な製造工程における断面図。
置の主要な製造工程における断面図。
【図１２】図12はこの発明の一実施例に係わる半導体装
置の主要な製造工程における断面図。
置の主要な製造工程における断面図。
【図１３】図13はこの発明の一実施例に係わる半導体装
置の主要な製造工程における断面図。
置の主要な製造工程における断面図。
１００…Ｎ型シリコン基板、１０２…Ｐ型シリコン層、
１０６…トレンチ、１０８…Ｎ型拡散層、１１０…シリ
コン酸化膜、１１２…蓄積電極、１１４…シリコン酸化
膜、１１６…電極層、１１８…スル−コンタクトホ−
ル、１２０…シリコン酸化膜、１２２…接続配線、１２
６1 …Ｎ型ソ−ス領域、１２６2 …Ｎ型ドレイン領域、
１２８…ゲ−ト酸化膜、１３０…ゲ−ト電極、１３２…
Ｎ型拡散層。
１０６…トレンチ、１０８…Ｎ型拡散層、１１０…シリ
コン酸化膜、１１２…蓄積電極、１１４…シリコン酸化
膜、１１６…電極層、１１８…スル−コンタクトホ−
ル、１２０…シリコン酸化膜、１２２…接続配線、１２
６1 …Ｎ型ソ−ス領域、１２６2 …Ｎ型ドレイン領域、
１２８…ゲ−ト酸化膜、１３０…ゲ−ト電極、１３２…
Ｎ型拡散層。
Claims (5)
- 【請求項１】 第１導電型の半導体基体と、 前記半導体基体上に形成された第２導電型の第１の半導
体層と、 前記半導体基体に達するように前記第１の半導体層内に
形成された溝と、 前記溝の側面に露出する前記第１の半導体層内に形成さ
れて前記基体と電気的に接続される第１導電型の第２の
半導体層と、 前記第１の溝の表面上に形成された第１の誘電体膜と、 前記第１の誘電体膜上に形成された、電荷を蓄積する蓄
積手段と、 前記蓄積手段上に形成された第２の誘電体膜と、 前記第２の誘電体膜上に形成された導電層と、 前記基体と前記導電層とを電気的に接続する接続手段と
を具備することを特徴とする半導体装置。 - 【請求項２】 前記蓄積手段は導電物で成ることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記蓄積手段に接続された電荷を抽出す
る抽出手段をさらに具備することを特徴とする請求項１
または２いずれかに記載の半導体装置。 - 【請求項４】 前記抽出手段はトランジスタであること
を特徴とする請求項３に記載の半導体装置。 - 【請求項５】 前記トランジスタは絶縁ゲ−ト型ＦＥＴ
で成り、この絶縁ゲ−ト型ＦＥＴのソ−スまたはドレイ
ンの一方は、前記蓄積手段に接続されることを特徴とす
る請求項４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161376A JPH065809A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4161376A JPH065809A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065809A true JPH065809A (ja) | 1994-01-14 |
Family
ID=15733919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4161376A Pending JPH065809A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065809A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278149B1 (en) | 1997-09-04 | 2001-08-21 | Kabushiki Kaisha Toshiba | Plurality of trench capacitors used for the peripheral circuit |
| WO2001026158A3 (en) * | 1999-10-05 | 2001-10-25 | Infineon Technologies Corp | Center storage node for dram trench capacitors |
| KR100331410B1 (ko) * | 1997-09-04 | 2002-05-09 | 니시무로 타이죠 | 반도체장치 |
| US6566191B2 (en) | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| KR100382536B1 (ko) * | 1996-08-21 | 2003-09-26 | 주식회사 하이닉스반도체 | 커패시터의구조및제조방법 |
-
1992
- 1992-06-19 JP JP4161376A patent/JPH065809A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382536B1 (ko) * | 1996-08-21 | 2003-09-26 | 주식회사 하이닉스반도체 | 커패시터의구조및제조방법 |
| US6278149B1 (en) | 1997-09-04 | 2001-08-21 | Kabushiki Kaisha Toshiba | Plurality of trench capacitors used for the peripheral circuit |
| KR100331410B1 (ko) * | 1997-09-04 | 2002-05-09 | 니시무로 타이죠 | 반도체장치 |
| WO2001026158A3 (en) * | 1999-10-05 | 2001-10-25 | Infineon Technologies Corp | Center storage node for dram trench capacitors |
| US6566191B2 (en) | 2000-12-05 | 2003-05-20 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| US6869846B2 (en) | 2000-12-05 | 2005-03-22 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
| US7087948B2 (en) | 2000-12-05 | 2006-08-08 | International Business Machines Corporation | Forming electronic structures having dual dielectric thicknesses and the structure so formed |
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