KR100331410B1 - 반도체장치 - Google Patents

Abstract

DRAM·논리 혼재 집적 회로에 있어서, 원하는 크기의 용량치를 실현할 때에 반도체 기판 상의 캐패시터의 점유 면적을 작게 하고, 회로 설계의 자유도를 향상시켜, 회로 설계면으로부터 요구되는 용량치를 칩마다 용이하게 변경한다.

DRAM·논리 혼재 집적 회로에 있어서의 논리 회로부에 복수개 형성된 트랜치 구조의 캐패시터(11, 13, 14, 14a, 15)와 복수개의 캐패시터를 병렬 접속하여 1개의 캐패시터 블럭으로 하는 배선부(15, 16, 18, 19)를 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVIDE}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 집적 회로에 형성되는 캐패시터에 관한 것으로, 예를 들면 DRAM·논리 혼재 집적 회로에 사용되는 것이다.

DRAM과 MPU 등의 논리 회로를 혼재한 DRAM·논리 혼재 집적 회로에 있어서, 논리 회로부에 캐패시터를 형성할 때, DRAM부의 메모리셀의 캐패시터와 동일한 트랜치 구조의 캐패시터는 그 용량치가 작으므로 실용적이지 않고, 종래는 플래너 구조의 캐패시터를 이용하여 실현하였다.

그러나, 논리 회로부에 플래너 구조의 캐패시터를 이용하여 원하는 크기의 용량치를 실현하고자 하면, 반도체 기판 상의 캐패시터의 점유 면적이 커져서, 회로 설계의 자유도가 저하한다.

또한, 종래의 DRAM·논리 혼재 집적 회로는 논리 회로부에서 회로 설계면으로부터 요구되는 캐패시터의 용량치를 칩마다 변경하는 것은 제조 공정의 변경을 수반하므로 곤란하다.

상기와 같이 종래의 DRAM·논리 혼재 집적 회로는, 논리 회로부에 원하는 크기의 용량치를 실현할 때에 반도체 기판 상의 캐패시터의 점유 면적이 커져서, 회로 설계의 자유도가 저하한다고 하는 문제가 있었다. 또한, 논리 회로부에서 회로 설계면으로부터 요구되는 캐패시터의 용량치를 칩마다 변경하는 것은, 제조 공정의 변경을 수반하므로 곤란하다고 하는 문제가 있었다.

본 발명은 상기한 문제점을 해결하고자 이루어진 것으로, 원하는 크기의 용량치를 실현할 때에 반도체 기판 상의 캐패시터의 점유 면적이 작게 되고, 회로 설계의 자유도를 향상시키는 것이 가능해지며, 더구나, 회로 설계면으로부터 요구되는 캐패시터의 용량치를 칩마다 용이하게 변경하는 것이 가능한 반도체 장치를 제공하는 것을 목적으로 한다.

제1 발명의 반도체 장치는, 반도체 기판에 복수개 형성된 트랜치 구조의 캐패시터와 상기 복수개의 캐패시터를 병렬 접속하여 1개의 캐패시터 블럭으로 하는 배선부를 구비하는 것을 특징으로 한다.

제2 발명의 반도체 장치는 제1 발명의 반도체 장치에 형성된 적어도 2개의 캐패시터 블럭과 상기 2개의 캐패시터 블럭의 각 배선부 상호 간을 접속하도록 형성되고, 선택적으로 절단되는 퓨즈 소자를 구비하는 것을 특징으로 한다.

도 1은 본 발명의 반도체 장치의 제1 실시 형태에 따른 DRAM·논리 혼재 집적 회로에 있어서의 논리 회로부에 형성된 캐패시터 블럭 부분의 일례를 나타낸 단면도.

도 2는 도 1의 캐패시터 블럭의 등가 회로의 일례를 나타낸 회로도.

도 3은 본 발명에 따른 캐패시터 블럭의 일부를 상면으로부터 일부 투시한 패턴 레이아웃의 일례를 나타낸 도면.

도 4는 본 발명에 따른 캐패시터 블럭의 일부를 상면으로부터 일부 투시한 패턴 레이아웃의 다른 예를 나타낸 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 반도체 기판(실리콘 기판)

11 : 도전층(캐패시터 전극 영역)

13 : 전하 축적층

14 : 컬러

14a : 매립 스트랩(Buried-Strap)

15 : 매립 플레이트(Buried-Plate) 영역

16 : 스트랩간 접합 확산층

17 : 제1층간 절연막

18 : 제1 콘택트 플러그

19 : 제1층 금속 배선

20 : 제2층간 절연막

21 : 제2 콘택트 플러그

22 : 제2층 금속 배선

23 : 퓨즈 소자

24 : 표면 보호막

이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.

도 1은 본 발명의 반도체 장치의 제1 실시 형태에 따른 DRAM·논리 혼재 집적 회로에 있어서의 논리 회로부에 형성된 복수개의 캐패시터 블럭중 2개분의 캐패시터 블럭 부분의 단면 구조의 일례를 나타내고 있다.

도 1에 있어서, 반도체 기판(실리콘 기판, 10)에 복수의 트랜치 구조의 캐패시터(본 예에서는, 깊은 트랜치 구조의 캐패시터)가 배열되도록 형성되어 있다.

이 트랜치 구조의 캐패시터는 반도체 기판에 형성된 홈(트랜치) 내의 하부의 표면부(표층부)에 형성된 도전층으로 이루어지는 전극 영역(캐패시터 전극, 11), 상기 트랜치 내의 도전층의 표면에 형성된 캐패시터 절연막(도시하지 않음), 상기 트랜치 내의 상부 측벽에 형성된 절연막으로 이루어지는 컬러(Collar, 14), 상기 컬러(14)의 적어도 한쌍의 대향면에 형성된 개구부(매립 스트랩 ; Buried-Strap, 14a), 및 상기 트랜치 내에 매립된 전하 축적층(13)을 구비한다.

또한, 상기 도전층(11)은, 예를 들면 N형 확산층으로부터 이루어지고, 상기 캐패시터 절연막은, 예를 들면 NO막으로 이루어지고, 상기 전하 축적층(13)은, 예를 들면 N형 폴리실리콘으로 이루어지며, 상기 트랜치 상부의 컬러(14)는 절연막(예를 들면, 산화막)으로 이루어진다.

또한, 각 캐패시터 블럭 영역마다 복수개의 캐패시터를 병렬 접속하여 1개의 캐패시터 블럭으로 하기 위해 배선부가 형성되어 있다.

이 배선부는 상기 반도체 기판에 매립 형성되고, 복수개의 캐패시터의 각 캐패시터 전극의 상부 상호(上部 相互)를 접속하도록, 예를 들면 불순물의 이온 주입에 의해 형성된 매립 플레이트(Buried-Plate) 배선 영역(15)과 상기 복수개의 캐패시터중 서로 인접하는 캐패시터(본 예에서는 동일열 내의 모든 캐패시터)의 전하 축적층(13)의 상부 상호에 연속해 있도록 상기 반도체 기판의 표층부에 전하 축적 노드로서 형성된, 예를 들면, N형의 스트랩간 접합 확산층(16)을 구비한다.

또한, 상기 배선부는 상기 스트랩간 접합 확산층(16)에 대해, 예를 들면 복수의 개소에서 콘택트하도록 형성된 제1층 금속 배선(19)을 구비한다.

이 경우, 상기 반도체 기판 상에는 제1 층간 절연막(예를 들면, BPSG, PSG 등, 17)이 형성되고, 이 층간 절연막에는 상기 스트랩간 접합 확산층(16) 상의 복수의 개소에 대응하는 부분에 콘택트홀이 형성되고, 이 콘택트홀 내에는 상기 스트랩간 접합 확산층(전하 축적 노드, 16)에 콘택트하는, 예를 들면 N형 폴리실리콘으로 이루어지는 제1 콘택트 플러그(전하 축적 노드 콘택트 플러그, 18)가 매립된다. 그리고, 상기 제1 층간 절연막(17) 상에는, 예를 들면 W 혹은 Al-Cu 합금으로 이루어지는 제1층 금속 배선층이 퇴적된 후에 패터닝된 제1층 금속 배선(19)이 상기 콘택트 플러그(18)에 연속해 있도록 형성된다.

또한, 상기 제1층 금속 배선(19)의 상층에 형성됨과 동시에, 제1층 금속 배선에 접속된 제2층 금속 배선(22)이 형성되고, 상기 복수의 캐패시터 블럭의 상기 제2층 금속 배선의 상호 간을 접속하기 위해 퓨즈 소자(23)가 형성되고, 이 퓨즈 소자(23)는 선택적으로 절단된다. 이에 따라, 상기 복수의 캐패시터 블럭의 각 배선부 상호 간의 접속이 퓨즈 소자(23)에 의해 선택적으로 제어 가능하게 되어 있다.

이 경우, 상기 제1층 금속 배선(19) 형성 후의 제1 층간 절연막(17) 상에 제2 층간 절연막(예를 들면, BPSG, PSG등, 20)이 형성되고, 이 제2 층간 절연막(20)에는 상기 제1층 금속 배선(19) 상에 대응하는 부분에 비아 홀이 형성된다. 그리고, 상기 비아 홀에는 상기 제1층 금속 배선(19)에 연속해 있도록, 예를 들면 텅스텐 W가 매립되어 제2 콘택트 플러그(21)가 형성되고, 또한, 상기 제2 층간 절연막(20) 상에, 예를 들면 Al-Cu 합금으로 이루어지는 제2층 금속 배선층이 퇴적된 후에 패터닝된 제2층 금속 배선(22)이 제2 콘택트 플러그(21)에 연속해 있도록 형성된다. 참조 번호(24)는 표면 보호막이다.

또한, 상기 제2층 금속 배선(22)의 형성 공정보다 이전의 공정(혹은 동일한 공정)에서, 상기 각 캐패시터 블럭 간의 제2 층간 절연막(20) 상에 선택적으로, 예를 들면 Al-Cu 합금으로 이루어지는 퓨즈 소자(23)가 형성된다.

또한, DRAM·논리 혼재 집적 회로에 있어서는, 실제로 최상층의 금속 배선층을 n층으로 하면, (n-1)층의 금속 배선층에 의해 퓨즈 소자(23)가 형성되고, 최근의 DRAM·논리 혼재 집적 회로에서는 n=4이다.

도 2는 도 1에 도시한 캐패시터 블럭의 등가 회로의 일례를 나타내고 있다.

도 2에 있어서, C는 도 1 중의 1개분의 캐패시터, PL은 플레이트 배선(도 1 중의 매립 플레이트 영역(15)에 대응함), CL은 국소 접속 배선(도 1 중의 스트랩간 접합 확산층(16) 및 제1층 금속 배선(19)에 대응함), FS는 퓨즈 배선(도 1 중의 퓨즈 소자(23)에 대응함), BL은 캐패시터 블럭간 접속 배선(도 1 중의 제2층 금속 배선(22)에 대응함)이다.

또한, 도 1에서는, 일렬로 형성된 복수의 캐패시터가 병렬 접속된 것을 1개의 캐패시터 블럭으로서 나타내었지만, 본 발명은 이에 제한하지 않고, 복수열로 형성된 복수의 캐패시터가 병렬 접속된 것이 1개의 캐패시터 블럭으로 되는 경우에도 적용가능하고, 이 경우의 예를 도 3과 도 4에 나타낸다.

도 3은 본 발명에 따른 캐패시터 블럭의 일부를 상면으로부터 일부 투시한 패턴 레이아웃의 일례를 나타내고 있다.

도 3에 있어서, 참조 번호(10a)는 반도체 기판에 형성된 소자 분리 영역, 참조 번호(13)는 전하 축적층, 참조 번호(14a)는 매립 스트랩, 참조 번호(16)는 스트랩간 접합 확산층, 참조 번호(18a)는 스트랩간 접합 확산층(16)과 제1 콘택트 플러그와의 콘택트부이다.

즉, 일렬로 형성된 복수의 캐패시터가 병렬 접속되어 이루어지는 캐패시터 열이 복수열로 형성되고, 각 열의 스트랩간 접합 확산층(16)이 제1 콘택트 플러그(도시하지 않음)를 통해 제1층 금속 배선(도시하지 않음)에 접속됨과 동시에, 각 열의 캐패시터의 캐패시터 전극 영역(도시하지 않음)이 공통으로 접속됨에 따라 1개의 캐패시터 블럭이 형성된다.

또한, 도 1 중의 도전층(캐패시터 전극 영역, 11), 매립 플레이트 영역(15), 제1 층간 절연막(17), 제2 층간 절연막(20), 제2 콘택트 플러그(21), 제2층 금속 배선(22), 퓨즈 소자(23), 표면 보호막(24)에 대응하는 부분의 도시는 생략한다.

또한, 도 3은 캐패시터 블럭의 캐패시터가 DRAM부에서의 메모리셀의 깊은 트랜치(DT) 구조의 캐패시터와 동일한 구조를 갖도록 형성되는 예를 나타내고 있고, 복수의 캐패시터는 전체로서, 예를 들면 지그재그 격자형의 배열로 형성된다.

상기한 바와 같은 DRAM·논리 혼재 집적 회로에 의하면, 종래는 메모리셀 이외의 회로에서는 사용되지 않았던 트랜치 구조의 캐패시터를 논리 회로부에 복수개 형성하고, 또한, 병렬로 접속한 구조를 갖는다.

이에 따라, 트랜치 구조의 캐패시터를 이용하여 논리 회로부에 큰 용량치를 실현하는 것이 가능하게 되어, 작은 평면에서 큰 캐패시터 대향 면적이 얻어진다고 하는 트랜치 구조의 특징으로부터, 플래너 구조의 캐패시터를 사용하는 경우에 비교하여 반도체 기판 상의 캐패시터의 점유 면적이 보다 작아져, 회로 설계의 자유도가 향상된다.

더구나, 트랜치 구조의 캐패시터의 상호 간을 퓨즈 소자(23)로 배선함으로써, 임의의 수의 캐패시터를 병렬로 접속한 구조를 가지므로, 논리 회로부에서 회로 설계면으로부터 요구되는 캐패시터의 용량치를 칩마다 용이하게 변경하거나, 또는 캐패시터간 접속 배선을 칩마다 자유롭게 조절할 수 있게 된다.

한편, 도 4는 본 발명에 따른 캐패시터의 일부를 상면으로부터 일부 투시한 패턴 레이아웃의 다른 예를 나타내고 있다.

도 4에 있어서, 참조 번호(10a)는 반도체 기판에 형성된 소자 분리 영역, 참조 번호(13a)는 전하 축적층, 참조 번호(14a)는 매립 스트랩, 참조 번호(16)는 스트랩간 접합 확산층, 참조 번호(18a)는 스트랩간 접합 확산층(16)과 제1 콘택트 플러그와의 콘택트부이다.

즉, 일렬로 형성된 복수의 캐패시터가 병렬 접속되어 이루어지는 캐패시터 열이 복수열로 형성되고, 각 열의 스트랩간 접합 확산층(16)이 제1 콘택트 플러그(도시하지 않음)를 통해 제1층 금속 배선(도시하지 않음)에 접속됨과 동시에, 각 열의 캐패시터의 캐패시터 전극 영역(도시하지 않음)이 공통으로 접속됨에 따라 1개의 캐패시터 블럭이 형성된다.

또한, 도 1 중의 도전층(캐패시터 전극 영역, 11), 매립 플레이트 영역(15), 제1 층간 절연막(17), 제2 층간 절연막(20), 제2 콘택트 플러그(21), 제2층 금속 배선(22), 퓨즈 소자(23), 표면 보호막(24)에 대응하는 부분의 도시는 생략한다.

도 4에서는, 캐패시터 블럭의 캐패시터가 DRAM부에서의 메모리셀의 깊은 트랜치(DT) 구조의 캐패시터와는 다른 구조를 갖도록, 예를 들면 캐패시터 블럭의 캐패시터의 트랜치는 상기 메모리셀의 캐패시터의 트랜치와 비교하여 길게 형성된 예를 나타내고 있다.

그리고, 복수열의 캐패시터 중에 동일행에 위치하는 캐패시터군은 그 전하 축적층(13a)이 복수열에서 공유되도록 길게 형성된다.

이 경우, 상기와 같이 길게 형성된 트랜치 내에 매립된 전하 축적층(13a)을 공유하는 복수의 캐패시터는 캐패시터 전극 영역이 공통으로 접속됨으로써 병렬 접속되고, 1개의 캐패시터 블럭으로 된다.

따라서, 상기 전하 축적층(13a)을 공유하는 캐패시터 블럭의 2조 이상을 접속하여 원하는 용량치를 얻는 경우에는, 각 조의 전하 축적층(13a)의 상호 간을,도 1중에 도시한 바와 같은 제1 콘택트 플러그(11), 제1층 금속 배선(19), 제2 콘택트 플러그(21), 제2층 금속 배선(22), 퓨즈 소자(23)를 통해 접속하도록 한다. 이 경우, 제1 콘택트 플러그(18), 제1층 금속 배선(19)을 생략하여, 전하 축적층(13a)에 제2 콘택트 플러그(21)를 직접 콘택트시키도록 한다.

도 4의 구조에 의하면, 동일행에 위치하는 캐패시터군은 그 전하 축적층(13a)이 복수열에서 공유되도록 형성되어 1개의 캐패시터 블럭으로 되므로, 도 3의 구조에 비교하여 큰 용량 단위로 용량치를 설정할 수 있다.

또한, 도 3과 도 4에 있어서, 캐패시터는 상기 DRAM·논리 혼재 집적 회로에 있어서의 DRAM부에 형성된 메모리셀의 캐패시터는 캐패시터 절연막의 종류, 막 두께가 다르게 형성하여도 된다.

상술한 바와 같이 본 발명에 의하면, 원하는 크기의 용량치를 실현할 때에 반도체 기판 상의 캐패시터의 점유 면적이 작아도 되고, 회로 설계의 자유도를 향상시키는 것이 가능하게 되고, 더구나, 회로 설계면으로부터 요구되는 캐패시터의 용량치를 칩마다 용이하게 변경하는 것이 가능하게 되는 반도체 장치를 제공할 수 있다.

Claims (10)

1. 반도체 장치에 있어서,

   DRAM-논리 내장 집적 회로(DRAM-logic embedded integrated circuit)의 DRAM 부분에 형성된 복수의 제1 트렌치 캐패시터(trench capacitor);

   상기 DRAM-논리 내장 집적 회로의 논리 회로 부분에 형성된 복수의 제2 트렌치 캐패시터

   -상기 복수의 제2 트렌치 캐패시터는 각각이 깊은 트렌치 유형(deep trench type)의 캐패시터이고,

   상기 깊은 트렌치 유형의 캐패시터들 각각은,

   상기 반도체 기판에 형성된 각각의 트렌치 내측의 하부의 표면상에 형성된 캐패시터 전극과,

   상기 트렌치에서 상기 캐패시터 전극의 표면상의 트렌치의 측벽에 형성된 캐패시터 절연막과,

   상기 트렌치 내측의 상부 측벽에 형성된 절연막 컬러(insulation film collar)에서 개방된 매립 스트랩(buried strap), 및

   상기 트렌치에 매립된 전하 축적층을 포함하며,

   또한 상기 복수의 제2 트렌치 캐패시터의 전극들 중 일부 전극들은 공통 접속되어 있음-;

   상기 복수의 제2 트렌치 캐패시터의 전극들 중 다른 전극들을 공통 접속시켜상기 복수의 제2 트렌치 캐패시터를 전기적으로 병렬 접속시킴으로써 복수의 캐패시터 블럭을 형성하는 배선부

   - 상기 배선부는 상기 반도체 기판에 매립된 상태로 형성되어, 상기 복수의 캐패시터의 각각의 캐패시터 전극의 상부를 상호 접속시키는 매립 플레이트 배선(buried plate wiring), 및

   상기 복수의 캐패시터의 전하 축적층의 상부를 접속시키도록 상기 반도체 기판의 표층부에 형성된 스트랩간 접합 확산층(inter-strap junction diffused layer)을 포함하고,

   또한 상기 배선부는 상기 복수개의 캐패시터의 전하 축적층의 상부에 접속되도록 형성된 스트랩간 접합 확산층에 콘택트(contact)되어 있는 제1 레벨의 금속 배선층(a first-level metal wiring layer)을 더 포함함-; 및

   상기 배선부들 상호간을 선택적으로 접속시키거나 또는 상기 배선부들 상호간을 선택적으로 분리시킴으로써 상기 캐패시터 블럭의 용량치(capacitance value)를 변화시키고, 상기 캐패시터 블럭들의 각각의 배선부 상호간을 접속시키도록 형성된 퓨즈 소자를 포함하되, 상기 퓨즈 소자가 선택적으로 절단되는 접속/분리(connection/separation) 회로

   를 포함하며,

   상기 제2 트렌치 캐패시터들은 상기 제1 트렌치 캐패시터들과 동일한 구조를 갖는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서,

   상기 반도체 장치는 상기 제1 레벨의 금속 배선층 상에 형성되어, 상기 제1 레벨의 금속 배선층을 캐패시터 블럭들간에(from capacitor block to capacitor block) 공통 접속시키는 제2 레벨의 금속 배선층을 더 포함하고,

   상기 퓨즈 소자는 상기 각각의 캐패시터 블럭에서 상기 제2 레벨의 금속 배선층의 상호 간을 접속시키는 것을 특징으로 하는 반도체 장치.
3. 제2항에 있어서,

   상기 퓨즈 소자는 상기 제2 레벨의 금속 배선층과 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서,

   상기 제2 트렌치 캐패시터의 트렌치의 길이는 상기 제1 트렌치 캐패시터의 트렌치의 길이보다 긴 것을 특징으로 하는 반도체 장치.
5. 제4항에 있어서,

   상기 제2 트렌치 캐패시터는 캐패시터 절연막의 재료 및 두께가 상기 제1 트렌치 캐패시터와 다른 것을 특징으로 하는 반도체 장치.
6. 반도체 장치에 있어서,

   상기 반도체 장치의 메모리 셀에 형성된 복수의 제1 트렌치 캐패시터(trench capacitor);

   상기 반도체 장치의 메모리 셀 이외의 회로 부분에 형성된 복수의 제2 트렌치 캐패시터 -상기 복수의 제2 트렌치 캐패시터의 전극들 중 일부 전극들은 공통 접속되어 있음-;

   상기 복수의 제2 트렌치 캐패시터의 전극들 중 다른 전극들을 공통 접속시켜 상기 복수의 제2 트렌치 캐패시터를 전기적으로 병렬 접속시킴으로써 복수의 캐패시터 블럭을 형성하는 배선부; 및

   상기 배선부들 상호간을 선택적으로 접속시키거나 또는 상기 배선부들 상호간을 선택적으로 분리시킴으로써 상기 캐패시터 블럭의 용량치(capacitance value)를 변화시키고, 상기 캐패시터 블럭들의 각각의 배선부 상호간을 접속시키도록 형성된 퓨즈 소자를 포함하되, 상기 퓨즈 소자가 선택적으로 절단되는 접속/분리(connection/separation) 회로

   를 포함하고,

   상기 배선부는 상기 복수개의 캐패시터의 전하 축적층의 상부에 접속되도록 형성된 스트랩간 접합 확산층에 콘택트(contact)되어 있는 제1 레벨의 금속 배선층(a first-level metal wiring layer)을 더 포함하며,

   상기 제2 트렌치 캐패시터들은 상기 제1 트렌치 캐패시터들과 동일한 구조를 갖는 것을 특징으로 하는 반도체 장치.
7. 제6항에 있어서,

   상기 반도체 장치는 상기 제1 레벨의 금속 배선층 상에 형성되어, 상기 제1 레벨의 금속 배선층을 캐패시터 블럭들간에(from capacitor block to capacitor block) 공통 접속시키는 제2 레벨의 금속 배선층을 더 포함하고,

   상기 퓨즈 소자는 상기 각각의 캐패시터 블럭에서 상기 제2 레벨의 금속 배선층의 상호 간을 접속시키는 것을 특징으로 하는 반도체 장치.
8. 제7항에 있어서,

   상기 퓨즈 소자는 상기 제2 레벨의 금속 배선층과 동일한 재료로 형성되는 것을 특징으로 하는 반도체 장치.
9. 제6항에 있어서,

   상기 제2 트렌치 캐패시터의 트렌치의 길이는 상기 제1 트렌치 캐패시터의 트렌치의 길이보다 긴 것을 특징으로 하는 반도체 장치.
10. 제9항에 있어서,

    상기 제2 트렌치 캐패시터는 캐패시터 절연막의 재료 및 두께가 상기 제1 트렌치 캐패시터와 다른 것을 특징으로 하는 반도체 장치.