KR0120917B1 - 원통형 전극을 가지는 반도체 장치의 제조방법 - Google Patents

원통형 전극을 가지는 반도체 장치의 제조방법

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KR0120917B1
KR0120917B1 KR1019930022707A KR930022707A KR0120917B1 KR 0120917 B1 KR0120917 B1 KR 0120917B1 KR 1019930022707 A KR1019930022707 A KR 1019930022707A KR 930022707 A KR930022707 A KR 930022707A KR 0120917 B1 KR0120917 B1 KR 0120917B1
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다까노리 사에끼
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

블록(58a)를 덮기 위하여 형성되고 소정 막 부분을 가지는 전극 형성막(61)을 부분적으로 제거함으로써 실린더형 전극(64)를 가지는 반도체 장치를 제조하는 제조하는 방법에 있어서, 우선 전극 형성막을 덮도록 피복 막(62)가 형성된다. 전극 형성막은 도전 재료 및 반도전성 재료 중의 하나로 제작된다. 다음에, 피복막이 에칭되지 않아서 소정 막 부분을 덮는 보호벽(63)을 형성하는 특정 막 부분을 가지도록 피복 막이 에칭된다. 후속하여, 블록 및 특정 막 부분으로써 소정 막 부분이 에칭되는 것을 방지하며 전극 형성막이 에칭된다. 그 후에, 블록 및 특정막 부분이 제거된다.

Description

원통형 전극을 가지는 반도체 장치의 제조방법
제1도는 DRAM 셀을 포함하는 반도체 장치를 제조하는 종래 방법을 도시하는 도면.
제2도는 본 발명의 제1실시예에 따른 방법에서 사용되는 베이스 부재를 개략적으로 도시하는 평면도.
제3도는 제2도의 III-III선을 따른 단면도.
제4도는 제2도에 도시된 베이스 부재 상에 제1 및 제2기저막(underlying film)을 형성하는 단계를 설명하기 위한 단면도.
제5도는 제1기저막 상에 지지 부재를 형성하기 위하여 제2기저막을 부분적으로 제거하는 단계를 도시하는 개략적 평면도.
제6도는 제5도의 VI-VI선을 따른 단면도.
제7도는 지지 부재를 사용하여 기저 부재 상에 DRAM 셀을 형성하는 단계를 도시하는 도면.
제8도는 본 발명의 제2실시예에 따른 방법을 도시하는 도면.
제9도는 본 발명의 제3실시예에 따른 방법을 도시하는 도면.
제10도는 본 발명의 제4실시예에 따른 방법을 도시하는 도면.
제11도는 본 발명의 제5실시예에 따른 방법을 도시하는 도면.
제12도는 본 발명의 제6실시예에 따른 방법을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
21,47,51 : 층간 절연막 22 : 실리콘 질화물막
23 : 주표면 24,48,53 : 접축 구멍
26,66 : 바닥 전극 27,58 : 지지 부재
28,32 : 다결정 실리콘막 29,64 : 원통형 전극
31,67 : 유전막 40 : 베이스 부재
41 : 실리콘 기판 42 : 분리 산화물막
43 : 게이트 산화물막 44 : 워드선
46 : 확산층 49 : 비트선
54,56 : 기저막 61,68 : 전극 형성막
62 : 카버막 63 : 보호벽
본 발명은 원통형 전극(cyldrical electrode)을 가지는 반도체 장치를 제조하는 방법에 관한 것이다.
최근의 기술적 발전은 DRAM 및 기타 다양한 전기 부분을 제공할 수 있는 반도체 장치를 출현시켰다.
종래의 DRAM은 다수의 적층된 캐패시터를 포함한다. 본 기술 분양에 공지된 방식에서는, 각각의 적층된 캐패시터는 원통형 적극을 포함한다.
이러한 원통형 전극은 이하에서 설명되는 방법으로 제조될 수 있다. 우선, 반도체 팁 상에 실리콘 산화물로 지지 부재 또는 블록(a support member or a block)이 만들어진다. 다음으로,지지 부재는 도전 재료 또는 반도전성 재료 중의 하나로 만들어진 전극 형성막(elelctrode-forming film)으로 덮인다. 그후에, 전극 형성막이 본 기술 분야에 공지된 비등방성 에칭에 의하여 입혀진다. 그 결과, 전극 형성막이 부분적으로 제거되어 원통형 전극이 형성된다. 그러한 방법은 K.Iguchi 등에 의하여 기고된 1991 Symposium on VLSI Technology, Technical Digest의 제11면에 게시되어 있는데, 이하에서 도면을 참조하여 상세히 설명될 것이다.
상기 방법에서는 지지 부재가 비등방성 에칭 동안에 에칭되는 측 표면을 가진다. 따라서 원통형 전극의 두께가 불가피하게 얇아진다. 그 결과, 전극의 기계적 강도가 약해지고, 최악의 경우에는 원통형 전극 자체가 형성되지 못한다.
본 발명의 목적은 원통형 전극을 가지는 반도체 장치를 신뢰성있고 용이하게 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 충분한 두께를 가지는 원통형 전극을 용이하게 형성할 수 있는 방법을 제공하는 것이다. 본 발명의 기타 목적은 이하의 설명으로부터 명료해질 것이다.
본 발명의 특징에 따라, 주표면(principal surface)과 주표면 상에 원통형 전극을 가지는 반도체 장치를 제조하는 방법이 제공된다. 이 방법은 주표면 상에 블록을 형성하는 단계, 블록을 커버하기 위한 전극 형성막을 형성하는 단계, 및 원통형 전극을 형성하기 위하여 블록으로부터 전극 형성막을 부분적으로 제거하는 단계를 포함한다. 전극 형성막은 도전 재료 및 반도전성 재료 중의 하나로 제조되며, 원통형 전극을 형성하기 위한 전극부를 갖는다. 이 방법에서 전극 형성막을 부분적으로 제거하는 단계는 전극 형성막을 커버하는 커버막(covering film)을 형성하는 단계, 상기 전극부를 커버하기 위해서 에칭되지 않는 보호막을 상기 커버막이 갖도록 커버막을 에칭하는 단계, 및 블록과 상기 보호막이 상기 전극부를 에칭되지 않도록 하면서 상기 전극 형성막을 에칭하는 단계를 포함한다.
본 발명의 다른 특징에 따라, 주표면 및 주표면 상에 원통형 전극을 가지는 반도체 장치를 제조하는 방법이 제공된다. 원통형 전극은 제1 및 제2전극 소자(element)를 가진다. 이 방법은 주표면 상에 블록을 형성하는 단계, 도전 재료 및 반도전성 재료 중의 하나로 제조되며 제1전극 소자를 형성하기 위한 제1의 전극부를 가지는 제1전극 형성막을 블록을 커버하기 위해 형성하는 단계, 제1전극부를 커버하는 제1보호막을 제공하는 단계, 도전 재료 및 반도전성 재료 중의 하나로 제조되며 제2전극 소자를 형성하기 위한 제2전극부를 가지는 제2전극 형성막을 제1전극 형성막 및 제1보호막을 커버하기 위해 형성하는 단계, 제2전극부를 커버하는 제2보호막을 제공하는 단계, 및 상기 블록과 상기 제1보호막이 제1전극부를 에칭되지 않도록 하고 제1 및 제2보호막이 제2전극부를 에칭되지 않도록 하면서 제1 및 제2전극 형성막을 에칭하는 단계를 포함한다.
본 발명의 다른 특징에 따르면, 주표면 및 주표면 상에 원통형 전극을 가지는 반도체 장치를 제조하는 방법이 제공된다. 원통형 전극은 각각 주 표면에 수직한 축 주위로 원통형의 제1,제2 및 제3전극 소자를 가진다. 이 방법은 주표면 상에 블록을 형성하는 단계, 도전 재료 및 반도전성 재료 중의 하나로 제조되며 제1전극 소자를 형성하는 제1 전극부를 가지는 제1전극 형성막을 상기 블록을 커버하도록 형성하는 단계, 제1전극부를 커버하는 제1보호막을 제공하는 단계, 블록과 상기 제1보호막이 제1전극부를 에칭되지 않도록 하면서 제1전극 형성막을 에칭하는 단계, 제1전극부는 에칭하지 않고 베이스 블록 및 제1전극부를 에칭하는 단계, 제1전극부를 커버하는 제2 및 제3보호막을 제공하는 단계, 도전 재료 및 반도전성 재료로 제조되며 제2 및 제3전극 소자들을 각각 형성하기 위한 제2 및 제3전극부들을 가진 제2전극 형성막을 제1전극부 및 제2 및 제3보호막을 커버하도록 형성하는 단계, 제2 및 제3전극부를 각각 커버하는 제4 및 제5보호막을 제공하는 단계, 및 제2, 제3, 제4 및 제5보호막이 제1, 제2 및 제3전극부를 에칭되진 않도록 하면서 제2전극 형성막을 에칭하는 단계를 포함한다.
제1도를 참조하여, 본 발명의 이해를 돕기 위하여 우선 종래의 방법에 대하여 설명하기로 한다. 종래의 방법은 본 기술 분야에 잘 알려진 DRAM 셀을 포함하는 반도체 장치를 제공하는 것에 관한 것이다.
단면도(a)를 참조하면, 반도체 장치의 층간 절연막(interlayer-insulation film;21)을 가지는 반도체 칩을 사용하여 제조된다. 실리콘 질화물막(22)는 층간 절연막(21)상에 피착되고 주표면(23)을 가진다. 층간 절연막(21) 및 실리콘 산화물막(22)에 접촉 구멍(24)가 형성된 후, 다결정 실리콘막 및 실리콘 산화물막이 실리콘 질화물막(22) 상에 연속적으로 피착되고 그 후에 바닥 전극(bottom electrode; 26) 및 블록 또는지지 부재(27)을 형성하도록 패턴된다. 그리고 나서, 다결정 실리콘막(28)이 전극 형성막으로서 실리콘 질화물막(22), 바닥 전극(26) 및지지 부재(27)상에 피착되거나 형성되어 이들을 덮는다.
계속하여, 주표면(23)에 수직인 방향으로 소정의 두께만큼 다결정 실리콘막(28)을 제거하기 위하여 비등방성 에칭이 가해진다. 그리하여, 단면도(b)에 도시된 바와 같이 다결정 실리콘막(28)이 지지 부재(27)로부터 부분적으로 제거된다. 그 결과, 원통형 전극(29)가 주표면(23)상에 형성된다.
단면도(c)를 참조하면, 본 기술 분야에 공지된 방법으로 지지 부재(27)만이 제거된다. 그 결과, 원통형 공간이 원통형 전극(29) 내부에 형성된다.
단면도(d)를 참조하면, 유전막(31; 실리콘 산화물막, 실리콘 질화물막, 그의 합성막)이 형성되어 실리콘 질화물막(22) 및 바닥 전극(26) 및 원통형 전극(29)를 덮는다. 유전막(31)은 실리콘 산화물막, 실리콘 질화물막, 그 합성막 중의 하나이다. 또한 다결정 실리콘막(32)가 추가 전극으로서 유전막(31) 상에 형성된다. 그리하여 적층된 캐패시터가 얻어진다.
종래의 방법은 명세서의 도입부에서 설명한 바와 같은 단점을 가진다.
제2도 내지 제6도를 참조하여, 본 발명의 제1실시예에 따른 방법을 설명하고자 한다. 그 방법은 제1도를 참조하여 설명된 반도체 장치와 유사한 반도체 장치를 제조하는 방법이다. 그 반도체 장치는 공지된 DRAM 셀을 포함한다. 본 실시예의 DRAM은 비트선 및 비트선 위에 적층된 캐패시터를 포함하므로 일반적으로 적층 캐패시터형(stackded capacitor type)이라 불린다. 본 기술 분야에 공지된 바와 같이 적층 캐패시터는 상부 전극, 하부 전극, 및 그 사이에 유전막을 포함한다. 하부 전극은 일반적으로 노드 전극이라 불린다. 상부 전극은 일반적으로 셀 플레이트(cell plate)라 불린다.
우선, 제2 및 제3도를 참조하여, p형 실리콘 기판(41)을 사용하여 제조된 베이스 부재(40)에 대하여 설명한다. 본 기술 분야에 공지된 선택된 산화 방법을 사용하여 실리콘 기판(41)의 상부 표면 상에 분리 산화물막(42)가 형성된다. 분리 산화물막(42)는 400 나노미터의 두께를 가지며 활성 영역을 한정한다.
다음으로, 게이트 산화물막(43)이 활성 영역의 상부 표면상에 형성된다. 게이트 산화물막(43)을 형성한 후에, 실리콘 피간(41) 내에 다수의 워드선(44)가 형성된다. 각각의 워드선(44)는 300나노미터의 두께를 가지도록 다결정 실리콘으로 제조된다. 그리고 나서, 본 기술 분야에 공지된 이온 주입법에 의하여 다수의 N+형 확산층(46)이 형성된다.
후속하여, 제1층간 절연막(47)이 형성된다. 제1층간 절연막(47)은 그 주성분으로서 실리콘 산화물을 포함한다. 게이트 산화물막(43) 및 제1층간 절연막(47)을 통하여 n+형 확산층(46)에 도달하도록 다수의 1차 접촉 구멍(primary contact holes; 48)이 뚫려 있다. 다수의 비트선(49)는 각각 1차 접촉 구멍(48)을 통과하여 형성된다. 각각의 비트선(49)는 다결정 실리콘막 및 텅스텐 규화물막을 포함하는 폴리사이드 구조로 제조된다.
다음으로, 제2층간 절연막(51)이 형성된다. 제2층간 절연막(51)은 그 주성분으로서 실리콘 사노하물을 포함한다. 제2층간 절연막(51)상에 100 나노미터의 두께를 갖도록 실리콘 질화물막(52)가 형성된다.
후속하여, 실리콘 질화물막(52), 제2층간 절연막(51), 제1층간 절연막(47), 및 게이트 산화물막(43)을 통과하여 N+형 확산층에 도달하도록 다수의 2차 접촉 구멍(53)이 형성된다. 상기 방식으로 주표면(40a)를 가지는 베이스 부재(40)이 얻어진다.
제4도는 참조하면, 베이스 부재(40)의 주표면(40a)상에 100 나노미터의 두께를 갖도록 제1기저막(54)가 형성된다. 제1기저막(54)는 다결정 실리콘으로 제조되며, 각각의 제2접촉 구멍(53)내로 연장된다. 그리고 나서, 제2기저막(56)이 제1기저막(54)상에 700 나노미터의 두께로 형성된다. 제2기저막은 실리콘 산화물로 제조된다.
다음에는 적층 캐패시터의 하부 전극의 제조에 대하여 설명한다. 제5도 및 제6도를 참조하면, 공지된 광리소그래피 기법을 사용하여 마스크로서 다수의 포토레지스트막(57)이 제2기저막(56)상에 0.5 미크론의 간격으로 형성된다. 각각의 포토레지스트막(57)은 6각형 평면이다. DRAM 셀은 1.25㎛×2.5㎛의 크기를 가지고 각각의 워드선 및 비트선은 0.5㎛의 폭과 1.0㎛의 간격을 가진다고 가정한다. 다음으로, 포토레지스트막(57) 아래에 있는 다수의 블록 또는 지지 부재(58)을 형성하기 위하여 포토레지스트막(57)의 보호를 받으며 제2기저막(56)이 에칭된다. 그 후에, 기지 부재(58)로부터 포토레지스트막(57)이 제거된다.
설명을 단순화하기 위하여, 이하에서는 단지 하나의 선택된 지지 부재(53)와 관련하여 설명하기로 한다.
제7도를 참조하여, 본 발명에 따른 설명을 진행한다. 단면도(a)를 참조하면, 제1기저막(54) 및 참조 번호(58a)로 표시된 선택된 지지 부재를 덮기 위하여 전극 형성막(61)이 형성된다. 전극 형성막(61)은 다결정실리콘으로 제조되고 100 나노미터의 두께를 가져 제2기저막(56)보다 얇다. 전극 형성막(61)은 지지 부재(58a)를 둘러싸도록 원통형으로 연장되는 전극부를 가진다.
다음으로, 전극 형성막(61)상에 100 나노미터의 두께를 가지는 커버막(62)가 형성된다. 커버막(62)은 실리콘 산화물이며 전극부를 따라 연장되는 보호막을 가진다.
CF4가스를 사용하여 커버막(62)에 비등방성 에칭이 가해진다. 이 경우에, 커버막(62)을 전극 형성막(61)로부터 부분적으로 제거하여 단면도(b)에 도시된 바와 같이 보호벽(protective wall; 63)으로서 보호막을 남긴다.
각각의 제1기저막(54) 및 전극 형성막(61)은 실리콘 산화물을 에칭시키지 않는 에칭 기법을 사용하여 에칭된다. 이 경우에, 전극부는 이 에칭법에 의하여 에칭되지 않는 보호막에 의하여 덮여 있으므로 거의 에칭되지 않는다. 이 에칭법은 HBr 플라즈마 에칭법일 수 있다. 에칭 결과, 단면도(c)에 도시된 바와 같이 원통형 전극(64) 및 바닥 전극(66)을 가지도록 하부 전극이 형성된다. 원통형 전극(64) 및 바닥 전극(66)은 지지 부재(58a) 및 보호벽(63)에 의하여 보호되어 제거되지 않고 상호 연결된다.
다음으로, 불화수소를 함유하는 에칭 용액을 사용하여 지지 부재(58a) 및 보호벽(63)이 제거된다. 그 결과 원통형 전극(64) 및 바닥 전극(66)은 단면도(d)에 도시된 바와 같이 노출된다. 이온주입에 의하여 5×1015cm-2의 인을 주입하여 원통형 전극(64) 및 바닥 전극(66)을 n+형으로 만든다.
단면도(e)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 덮도록 유전막(67)이 형성된다. 나아가서, 추가의 전극 형성막(68)이 유전막(67)상에 피착되어 상부 전극으로서 추가의 전극을 형성한다. 추가의 전극 형성막(68)은 다결정 실리콘으로 제조된다. 그리하여, 적층 캐패시터형의 DRAM 셀이 얻어진다. 실제로, 유전막(67)이 종래의 산화막에서 6 나노미터의 레벨에 대응하는 두께를 가질 때 DRAM 셀은 60fF/셀을 달성한다.
제8도를 참조하여, 본 발명의 제2실시예에 따른 방법을 설명한다. 그 방법은 제7도에 관련하여 설명된 반도체 장치와 유사한 반도체 장치를 제조하는 방법이다. 반도체 장치는 앞의 실시예와 동일한 참조 번호로 표시된 유사한 부품들을 포함한다. 이 방법은 제5도 및 제6도의 참조 번호(57)에 의하여 표시된 포토레지스트막을 형성하기까지는 제1실시예에 따른 공정과 유사한다.
제4도 내지 제6도화 함께 단면도(a)를 참조하면, 제2기저층(54) 및 제1기저층(56)은 마스크로서 사용되는 포토레시지스트막(57)을 사용하여 부분적으로 에칭된다. 그리하여, 실리콘 질화물막(52)상에 형성된 바닥 전극(66)상에 지지 부재(58a)가 형성된다. 그 후에, 지지 부재(58a)로부터 포토레지스트막(57)이 제거된다.
포토레지스트막(57)을 제거한 후에, 단면도(a)에 도시된 바와 같이 전극 형성막(61) 및 커버막(62)가 연속적으로 형성된다. 전극 형성막(61)은 100 나노미터의 두께를 가진다. 커버막(62)은 100 나노미터의 두께를 가진다. CH4 가스를 사용하여 커버막(62)에 비등방성 에칭이 실시된다. 그 결과, 커버막(62)는 전극 형성막(61)로부터 부분적으로 제거되어 단면도(b)에 도시된 바와 같이 보호벽(63)으로서 보호막을 남긴다.
비등방성 에칭을 실행한 후에, 전극 형성막(61)이 보호벽(63)의 보호 하에 에칭된다. 이 경우에, 보호벽(63)은 에칭되지 않는다. 에칭 결과, 전극 형성막(61)은지지 부재(58a)로부터 부분적으로 제거되어 단면도(c)에 도시된 바와 같이 원통형 전극(64)으로서 전극부를 남긴다. 원통형 전극(64)는 주표면(40a)에 수직인 축을 가진다.
다음으로, 지지 부재(58a) 및 보호벽(63)은 본 기술 분야에 공지된 방법으로 제거된다. 그 후에, 인 이온 주입이 실행된다. 그리하여, 단면도(d)에 도시된 바와 같이 원통형 전극(64)는 바닥 전극(66)을 가지는 하부 전극이 형성된다. 이때 원통형 전극(64)는 바닥 전극(66)에 연결된 내부 표면을 가진다.
단면도(e)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 덮도록 유전막(67)이 형성된다. 유전막(67)을 형성한 후에, 추가의 전극 형성막(68)이 유전막(67)상에 피착되어 추가 전극 또는 상부 전극을 형성한다. 추가의 전극 형성막(68)은 다결정 실리콘으로 제조된다.
이 구조에서, 원통형 전극(64)는 제7도를 참조하여 설명된 원통형 전극보다 높게 만들어질 수 있다. 따라서, 이에 대응하여 용량이 증대될 수 있다.
제9도를 참조하여, 본 발명의 제3실시예에 따른 방법을 설명한다. 그 방법은 제7도 및 제8도를 각각 참조하여 설명된 반도체 장치로부터 변형된 반도체 장치를 제조하는 방법이다. 그 반도체 장치는 앞의 실시예와 동일한 참조 번호로 표시된 유시한 부품들을 포함한다.
제1전극 형성막(61)은 지지 부재(58a)를 둘러싸도록 원통형으로 연장된 제1전극부를 가진다. 앞에서 설명된 방식으로, 보호벽(63)이 제1전극 형성막(61)의 제1전극부를 둘러싸도록 형성된다. 보호벽(63)은 여기에서 제1전극부를 따라 연장된 제1보호막으로 지칭된다.
지지 부재(58a)가 제1실시예와 유사한 방식으로 형성되지만, 이는 제1실시예의 지지 부재보다 작은 육각형 평면을 가진다. 평면의 각각의 측면은 지지 부재(58a)의 각각의 측면으로부터 200 나노미터 내측에 위치한다. 전극 형성막(61)은 100 나노미터의 두께를 가진다. 보호벽(63)은 100 나노미터의 두께를 가진다.
보호벽(63)을 형성한 후에, 단면도(a)에 도시된 바와 같이 제1기저막(54) 및 제1전극 형성막(61)을 에칭하지 않고, 제2전극 형성막(71) 및 제2커버막(72)가 연속적으로 피착된다. 제2전극 형성막(71)은 다결정 실리콘으로 제조되며 100나노미터의 두께를 가진다. 제2전극 형성막(71)은 보호벽을 둘러싸도록 원통형으로 연장된 제2전극부를 가진다.
제2커버막(72)는 실리콘 산화물로 제작되며 100 나노미터의 두께를 가진다. 제2커버막(72)는 제2전극부를 따라 연장되는 제2보호막을 가진다.
다음으로, 제2커버막(72)에 비등방성 에칭이 행하여진다. 그 결과, 제2커버막(72)가 부분적으로 제거되어 단면도(b)에 도시된 추가 보호벽(73)으로서 제2보호막이 남겨진다.
각각의 제1기저막(54), 제1전극 형성막(61), 및 제2전극 형성막(71)는 보호막(63,73)의 보호 하에 HBr 플라즈마 에칭에 의하여 선택적으로 에칭된다. 그 결과 원통형 전극(64) 및 바닥 전극(66)이 형성된다. 원통형 전극(64)는 단면도(c)에 도시된 바와 같이 제1 및 제2전극 소자(64a,64b)를 포함한다. 제1 및 제2전극 소자(64a,64b) 각각은 주표면(40a)에 수직인 축 주위로 원통형이다.
다음으로 지지 부재(58a) 및 보호막(63,73)은 본 기술 분야에 공지된 방법으로 불산 에칭 용액을 사용하여 제거된다. 추가로 인 이온 주입이 행해진다.
단면도(d)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 커버하기 위하여 유전막(67)이 형성된다. 또한, 추가 또는 상부 전극을 형성하기 위하여 유전막(67) 상에 추가 전극 형성막(68)이 피착된다. 그리하여 두 겹의 적층된 원통형 캐패시터가 얻어진다.
일반적으로, 지지 부재가 형성된 후에 다결정 실리콘막을 형성하는 단계, 보호벽을 형성하는 단계, 및 다결정 실리콘막을 선택적으로 제거하는 단계를 포함하는 일련의 단계를 n회 반복하여 n겹의 원통형 전극 및 바닥 전극이 형성된다.
제10도를 참조하여, 본 발명의 제4실시예에 따른 방법을 설명한다. 그 방법은 제9도를 참조하여 설명된 반도체 장치와 유사한 반도체 장치를 제조하는 방법이다. 그 반도체 장치는 앞의 실시예와 동일한 참조 번호로 표시된 유사한 부품들을 포함한다.
앞에서 설명한 방식으로, 주표면(40a) 상에 바닥 전극(66) 및 제1전극 소자(64a)가 형성된다. 바닥 전극(66) 및 제1전극 소자(64a)를 형성한 후에, 단면도(a)에 도시된 바와 같이 제2전극 형성막(71) 및 제2커버막(72)가 연속적으로 형성된다. 제2전극 형성막(71)은 100 나노미터의 두께를 가진다. 제2커버막(72)는 100 나노미터의 두께를 가진다.
단면도(b)에 도시된 바와 같이, 추가 보호벽(73)을 형성하기 위하여 제2커버막(72)에 비등방성 에칭을 한다. 후속하여, 단면도(c)에 도시된 바와 같이 제2전극 소자(64b)를 형성하기 위하여 추가 보호벽(73)의 보호하게 제2전극 형성막(71)이 에칭된다. 각각의 제1 및 제2전극 소자(64a,64b)는 주표면(40a)에 수직인 축 주위로 원통형이다. 제2전극 소자(64b)는 제1전극 소자(64a)에 연결된다.
추가로 인 이온 주입이 행해진다. 그리하여, 단면도(d)에 도시된 바와 같이 하부 전극의 형성이 완료된다.
단면도(e)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 덮기 위하여 유전막(67)이 형성된다. 또한, 추가 또는 상부 전극을 형성하기 위하여 유전막(67)상에 추가 전극 형성막(67)이 피착된다. 따라서, 2겹의 적충형 원통형 캐패시터가 얻어진다.
제2전극 소자(64b)는 제3실시예의 소자보다 높은 200 나노미터의 높이를 가진다. 따라서, 용량이 상술한 각각의 적충된 캐패시터보다 클 수 있다.
일반적으로, 지지 부재 및 바닥 전극이 형성된 후에, 다결정 실리콘막과 실리콘 산화물막을 연속적으로 형성하는 단계, 에칭을 행하는 단계, 및 원통형 전극 및 보호벽을 형성하는 단계의 일련의 단계를 n회 반복하여 n겹의 원통형 전극이 형성된다.
제11도를 참조하여, 본 발명의 제5실시예에 따른 방법을 설명한다. 이 방법은 제10도를 참조하여 설명된 반도체 장치로부터 변형된 반도체 장치를 제조하는 방법이다. 반도체 장치는 앞의 실시예와 동일한 참조번호에 의하여 표시된 유사한 부품을 포함한다. 상기 방식으로, 제1전극 형성막(61)의 제1전극부를 둘러싸도록 보호벽(63)이 형성된다. 이하에서 보호벽(63)을 제1보호벽이라 부르기로 한다.
다시 제5도를 참조하면, 각각의 포토레지스트막(57)은 각각의 워드라인(44)와 비스듬히 교차하고 상호 거리를 두고 있는 양면을 가진다. 양면 사이의 거리는 750 내지 800 나노미터이다.
제11(a)도를 참조하면, 제1전극 형성막(61)이 지지 부재(58a)를 덮도록 지지 부재(58a) 및 제1전극 형성막(61)의 주표면(40a)상에 형성된다. 제1보호벽(63)은 제1전극 형성막(61)을 둘러싸도록 원통형으로 형성된다.
상술한 방식으로 제1보호벽(63)에 의한 보호하에 제1전극 형성막(61)이 에칭된다. 에칭 결과, 제1전극 형성막(61)이 지지 부재(58a)로부터 제거되어 단면도(b)에 도시된 바와 같이 제1전극 소자(64a)로서 제1전극부를 남긴다.
다음에, 본 기술 분야에 공지된 방법으로 지지 부재(58a) 및 제1보호벽(63)이 제거된다. 지지 부재(58a) 및 보호벽(63)을 제거한 후에, 단면도(c)에 도시된 바와 같이 제1기저막(54) 및 제1전극 소자(64a) 상에 제2커버막(76)이 형성된다. 제2커버막(76)은 실리콘 산화물로 제조되고 100 나노미터의 두께를 가진다. 제2커버막(76)은 이하의 설명에서 분명해지는 바와 같이 제2 및 제3보호막을 갖는다.
후속하여, 제2커버막(76)에서 비등방성 에칭을 한다. 그 결과, 제2커버막(76)이 부분적으로 제거되어 단면도(d)에 표시된 바와 같이 제2 및 제3보호벽(77,78)로서 제2 및 제3보호막을 남긴다. 그리고 나서, 제2전극 형성막(81) 및 제3커버막(82)가 연속적으로 형성된다. 제2전극 형성막(81)은 다결정 실리콘으로 제조되며 100 나노미터의 두께를 가진다. 제3커버막(82)는 실리콘 산화물로 제조되며 200 나노미터의 두께를 가진다. 제3커버막(82)의 두께는 제3커버막의 상부 표면이 제1전극 소자(64a)내에서 거의 평면을 이루도록 선택되는 것이 바람직하다. 이하에서 설명되는 바와 같이 제3커버막(82)는 제4 및 제5보호막을 가진다.
제3커버막(82)에 비등방성 에칭을 한다. 그 결과, 제3커버막(82)가 부분적으로 제거되어 제4 및 제5보호벽(83,84)로서 제4 및 제5보호막을 남긴다.
다음에, 제1기저막(54) 및 제2전극 형성막(81)은 부분적으로 에칭되어 단면도(e)로 도시된 바와 같이 바닥 전극(66) 및 제2 및 제3전극 소자(64b,64c)를 형성한다. 이 경우에, 제1전극부가 약간 에칭되어 제1전극소자(64a)를 형성한다. 제3전극 소자(64c)는 주표면(40a)에 수직인 축 주위로 원통형이다. 제1전극 소자(64a)는 감소된 높이를 가진다.
후속하여 제2, 제3, 제4 및 제5보호벽(77,78,83,84)가 제거된다. 인 이온주입이 행해진다.
단면도(f)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 덮기 위하여 유전막(67)이 형성된다. 나아가서, 추가 또는 상부 전극을 형성하기 위하여 유전막(67)상에 추가 전극 형성막(68)이 피착된다. 그리하여, 3겹의 적충된 원통형 캐패시터가 얻어진다.
일반적으로, 먼저 하나의 전극 소자를 형성하는 단계, 그 내측 및 외측에 각각 보호벽을 형성하는 단계, 다결정 실리콘막을 형성하는 단계, 및 또 하나의 보호벽을 형성하는 단계를 포함하는 일련의 단계들의 n회 반복하여 수행하여(2n+1)겹의 원통형 전극이 형성된다. 이 경우에, 마지막 전극 소자를 형성하기 위하여 에칭이 수행되어 바닥 전극의 형성이 완료된다.
제12도를 참조하여, 본 발명의 제6실시예에 따른 방법을 설명한다. 그 방법은 제11도를 참조하여 설명된 반도체 장치와 유사한 반도체 장치를 제조하는 방법이다. 반도체 장치는 앞의 실시예와 동일한 참조 번호로 표시된 유사한 부품들을 포함한다.
단면도(a)를 참조하면, 바닥 전극(66) 및 제1전극 소자(64a)가 앞에서 설명한 방식으로 형성된다. 그리고나서 바닥 전극(66) 및 제1전극 소자 상에 100 나노미터의 두께를 갖도록 제2커버막(76)이 형성된다. 제2커버막(76)이 형성된 후에, 단면도(b)에 도시된 바와 같이 제2 및 제3보호벽(77,78)을 형성하기 위하여 비등방성 에칭이 행해진다. 다음으로, 제2전극 형성막(81) 및 제3커버막(82)가 연속적으로 형성된다. 제2전극 형성막(81)은 100 나노미터의 두께를 가진다. 제3커버막(82)는 200 나노미터의 두께를 가진다.
그리고 나서, 제3커버막(82)에 비등방성 에칭을 한다. 비등방성 에칭의 결과로서, 단면도(c)에 도시된 바와 같이 제4 및 제5보호벽(83,84)가 형성된다. 후속하여 제2전극 형성막(81)이 부분적으로 에칭되어 제2 및 제3전극 소자(64b,64c)이 형성된다. 이 경우에 제3전극 소자(64a)의 높이가 낮아진다. 제2,제3, 제4 및 제5보호벽(77,78,83,84)가 제공된다. 인 이온 주입이 행해진다.
단면도(d)를 참조하면, 원통형 전극(64) 및 바닥 전극(66)을 덮기 위하여 유전막(67)이 형성된다. 나아가서, 추가 또는 상부 전극을 형성하기 위하여 유전막(67)상에 추가의 전극 형성막(68)이 피착된다. 그리하여 3겹의 적층된 원통형 캐패시터가 얻어진다.
3겹의 적층된 원통형 캐패시터에서, 제2전극 소자(64b)가 제11도를 참조하여 설명된 제2전극 소자 보다 높은 만큼 용량이 증가된다. 제4실시예의 공정보다 적은 수의 공정수를 통하여 하부 전극이 형성될 수 있다.
일반적으로, 하나의 전극 소자를 형성하는 단계, 그 내측 및 외측에 각각 보호벽을 형성하는 단계, 다결정 실리콘막을 형성하는 단계, 또 다른 보호벽을 형성하는 단계 및 2개의 다른 전극 소자를 형성하는 단계를 포함하는 일련의 공정을 n회 반복하여(2n+1)겹의 원통형 전극이 형성된다.
본 발명은 이상에서 몇가지의 실시예에 관련하여 설명되었으나, 본 발명이 속하는 분야의 기술자들은 본 발명을 다양한 기타 방식으로 실시할 수 있다. 예를들어, 다결정 실리콘막은 텅스텐 또는 실리사이드막 등의 고용융점 금속막에 의하여 대체될 수 있다. 본 기술 분야에 공지된 SCF 등의 반도체 장치를 제조하는 것이 가능하다. 이온 주입 대신에 임의의 적절한 기법(확산, 피착 중의 첨가 등)을 사용할 수 있다. 3족, 4족, 5족에 속하는 비소, 보론 및 게르마늄으로 제작된 소자를 사용할 수도 있다. DRAM 셀에서, 도핑의 도전형은 하부 전극을 연결하는 확산층의 도전형과 동일한 것이 바람직하다.

Claims (6)

  1. 주표면과 상기 주표면 상에 각각 상기 주표면에 수직인 축 주위로 원통형인 제1, 제2 및 제3전극 소자(electrode element)를 가지는 원통형 전극을 구비한 반도체 장치 제조방법에 있어서, 상기 주표면 상에 지지 부재를 형성하는 단계; 도전 재료 및 반도전성 재료 중의 하나로 제조되며 상기 지지 부재를 둘러싸는 상기 제1전극 소자 형성용 제1전극부를 가진 제1전극 형성막을 상기 지지 부재를 커버하도록 형성하는 단계; 상기 제1전극부를 커버하는 제1보호막을 제공하는 단계; 상기 지지 부재와 상기 제1보호막이 상기 제1전극부를 에칭되지 않도록 하면서 상기 제1전극 형성막을 에칭해서 상기 지지 부재 주위에 상기 제1전극 소자를 형성하는 단계 상기 제1전극 소자는 에칭하지 않고 상기 지지 부재 및 및 상기 제1보호막을 에칭하는 단계; 상기 제1전극부를 커버하는 제2보호막을 제공하는 단계; 도전 재료 및 반도전성 재료 중의 하나로 제조되며 상기 제2 및 제3전극 소자를 각각 형성하기 위한 제2 및 제3전극부를 가진 제2전극 형성막을 상기 제1전극부 및 상기 제2보호막을 커버하도록 형성하는 단계; 상기 제2 및 제3전극부를 커버하는 제3보호막을 제공하는 단계: 및 상기 제2 및 제3보호막이 상기 제1, 제2 및 제3전극부를 에칭되지 않도록 하면서 상기 제2전극 형성막을 에칭하여 상기 제1전극 소자 주위에 상기 제2전극 소자를 형성하고, 상기 지지 부재에 의해서 미리 점유되고 상기 제1 및 제2전극 소자에 의해 둘러싸인 영역에 상기 제3전극 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제1항에 있어서, 상기 제1보호막을 제공하는 단계가, 상기 제1보호막을 가진 제1커버막을 상기 제1전극 형성막을 커버하도록 형성하는 단계; 및 상기 제1전극부를 커버하도록 상기 제1보호막을 에칭하지 않고 상기 제1커버막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제1항에 있어서, 상기 제2보호막을 제공하는 단계가, 상기 제2 및 제3보호막을 가진 제2커버막을 상기 제1전극부를 커버하도록 형성하는 단계; 및 상기 제1전극부를 커버하도록 상기 제2 및 제3보호막을 에칭하지 않고 상기 제2커버막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제1항에 있어서, 상기 제3보호막을 제공하는 단계가, 상기 제3보호막을 가진 제3커버막을 상기 제2전극 형성막을 커버하도록 형성하는 단계; 및 상기 제2 및 제3전극부를 커버하도록 상기 제3보호막을 에칭하지 않고 상기 제3커버막을 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제1항에 있어서, 상기 제1, 제2 및 제3전극 소자를 형성하기 위해서 상기 제1, 제2 및 제3전극부를 에칭하지 않고 상기 제2, 제3전극 커버막을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제5항에 있어서, 상기 원통형 전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 도전 재료 및 반도전성 재료 중의 하나로 제조되는 추가 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
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