KR100250174B1 - Dram 셀의 커패시터의 제조 방법 - Google Patents

Dram 셀의 커패시터의 제조 방법 Download PDF

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흥 치우 후
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Abstract

본 발명은 DRAM 셀의 적층형 커패시터, 특히 차지하는 면적을 늘리거나 제조 방법을 복잡하게 하지 않고 메모리 커패시터의 저장 전극 면적을 현저히 증가시키는 DRAM 셀의 적층형 커패시터에 관한 것이다. 메모리 커패시터의 저장 전극을 특별히 만들어진 울퉁불퉁한 적층 산화층에 증착하여, 메모리 커패시터의 저장 전극 면적이 현저히 증가되어 더 높은 커패시턴스를 제공한다. 그 뒤, 저장 전극의 울퉁불퉁한 표면을 노출시키기 위하여 울퉁불퉁한 적층형 산화층을 제거하고, 저장 전극의 유전막이 있는 저장 전극의 전체 울퉁불퉁한 표면을 덮은 후 메모리 커패시턴스의 커패시턴스가 추가적으로 증가된다.

Description

DRAM 셀의 커패시터의 제조 방법
제1도는 DRAM 셀의 회로도.
제2도 내지 제9도는 종래의 지느러미 형상의 적충된 메모리 커패시터를 제조하는 공정을 순차적으로 나타내는 단면도.
제10도는 종래의 산화층과 그 위의 폴리실리콘층의 주사 현미경 사진.
제11도는 본 발명에 따른 울퉁불퉁한 적층형 산화층과 그 위의 폴리실리콘층의 주사 현미경 사진.
제12도는 본 발명에 따른 하나의 지느러미 형상의 적층형 메모리 커패시터의 저장 전극을 시행하는 단면도.
제13도는 본 발명에 따른 완성된 하나의 지느러미 형상의 메모리 커패시터의 단면도.
제14도는 본 발명에 따른 완성된 3개의 지느러미 형상의 적층형 메모리 커패시터의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 필드 산화물 영역
3 : 절연막 41: 워드 라인
42: 워드 라인 5, 6 : 소오스 또는 드레인 영역
7 : 절연층 13 : 에칭 보호층
15, 17, 19 : 폴리실리콘층들 20 : 유전체막
30 : 에칭 보호층 31 : 절연층
40 : 울퉁불퉁한 적층형 산화층 50 : 저장 전극
60 : 유전체막
최근, 반도체 메모리 장치에 있어 중대한 진전이 거듭되고 있다. 특히, DRAM(dynamic random access memory)에 있어서는, 저장 특성을 감소시키지 않고서 고집적 밀도를 얻기 위한 여러 가지 시도가 계속되고 있다. 제1도에 있어서, 각 DRAM 셀은 단일 전계 효과 트랜지스터(T)와 단일 메모리 커패시터(C)를 포함한다. 상기 전계 효과 트랜지스터(T)는 상기 메모리 커패시터(C)의 저장 전극에 접속된 일 도전 단자 및 비트 라인(BL)에 접속된 타 도전 터미널을 갖는다. 더욱이, 상기 전계 효과 트랜지스터(T)는 워드 라인(WL)에 접속된 게이트 전극을 갖는다. 상기 메모리 커패시터는 접지된 타 전극을 갖는다. 많은 DRAM 셀들이 방대한 양의 정보를 저장하도록 매트릭스 형태로 배열된다. 데이터를 기입할라 때 소정의 포텐셜이 워드 라인(WL)에 인가되어 상기 전계 효과 트랜지스터(T)가 도전성이 되기 때문에, 비트 라인(BL)으로부터의 전하는 메모리 커패시터(C)에 저장된다.
다른 한편으로, 데이터를 판독할 때, 소정의 포텐셜이 워드 라인(WL)에 인가되어 전계 효과 트랜지스터가 도전성이 되기 때문에, 메모리 커패시터에 저장된 전하가 비트 라인(BL)을 통해 추출된다. 따라서, 정보 “0” 및 “1”은, 메모리 커패시터의 저장 전극 상의 전하 및 무전하(혹은, 무전하 및 전하)에 의해 나타난다. 판독 사이클중, 메모리 커패시터(C)는 또한 비트 라인(BL) 커패시턴스와 전하를 공유한다. 두 커패시턴스의 비는 합성 전압이 센스 증폭기에 의해 검출될 수 있도록 충분히 높아야 한다.
따라서, 종래 기술과 같은 메모리 커패시터의 점유 영역과 제작의 복잡성을 유지하면서 DRAM 셀의 시그널 대 노이즈(S/N)비를 향상시키기 위해서는, 메모리 커패시터의 커패시턴스를 될 수 있는 한 많이 증가시키는 것이 요구된다.
대부분, DRAM 셀의 커패시터는, 폴리실리콘층의 저장전극, 폴리실리콘층의 플레이트 전극, 및 적충된 ONO(Oxide-Nitride-Oxide)층의 유전체막을 포함한다. 유전체막을 얇게 하는 것이 커패시터의 커패시턴스를 증가시키는 방법을 제공함에도, 더 얇은 두께의 유전체막은, 핀홀(pinholes)이 증가하고 수율이 감소하며, 더욱이 유전체막에 인가된 전계 강도가 증가하여 유전체 파괴를 야기하는 등의 결점들 때문에, 신뢰성을 결여한다. 그러므로, 유전체막의 두께는 한정되어 있으며, 따라서 저장전극의 영역을 확대하는 것이 더 높은 커패시턴스를 제공하는 또 다른 방법이 된다. 하지만, 메모리 커패시터의 면적이 증가된다면 메모리 셀의 점유 면적은 감소할 것이며, 결과적으로 대용량의 메모리 커패시터로 인하여, 고 집적 장치의 구현에 큰 장애를 초래하게 된다.
현재는, 상기의 문제점들을 극복하기 위해, 적층된(stacked) 메모리 커패시터 또는 트렌치(trench) 메모리 커패시터가 DRAM 셀의 전하 저장 커패시터로서 종종 사용되고 있다. 예컨대, 트렌치 메모리 커패시터는 미합중국 특허 4,859,615호 및 5,012,308호에 개시되어 있다. 실리콘 기판 위에 형성된 “V”또는 “U”자형 트렌치 상에 폴리실리콘막을 배치시킴으로써, 트렌치 메모리 커패시터는, 높은 패킹 밀도를 저하시키지 않고서, 그 용량을 증가시킬 수가 있다. 하지만, 트렌치의 면적과 깊이는, 메모리 커패시터가 더 최소화될 때는 제어가 어렵게 되고, 따라서 수율에 관해서, 제조에 있어 심각한 문제점을 초래하게 된다.
최근에 소위 지느러미(fin) 형상의 적층형 메모리 커패시터가 미 특허 제 5,126,810호, 제 5,187,548호와 제 5,409,896호에 공개되었다. 트랜치 메모리 커패시터에 비하여, 지느러미 형상의 메모리 커패시터의 제조가 더 실현성이 있다.
다음에서, 제2도 내지 제9도와 관련하여 복수의 지느러미 형상의 부품을 갖는 적층형 메모리 커패시터의 DRAM 셀을 제조하는 방법을 간단히 설명한다. 제2도에 도시되어 있듯이, 소오스(또는 드레인) 영역(5), 실리콘 기판(1)의 표면 내에 형성되는 드레인(또는 소오스) 영역(6), SiO2등이 위에 있는 게이트 절연막(3)과 게이트막(3)위에 놓여 있는 게이트 전극(즉, 워드 라인)(41)을 포함하는 트랜지스터(T)가 동작된다. 한편, 메모리 커패시터 옆에 있는 필드 산화물의 영역(2)은 인접한 메모리 커패시터들 사이에 양호하게 고립되어 있는 셀을 보장하기 위하여 사용된다. 정보가 반전되지 않도록 하는 이들 메모리 커패시터는 실리콘 표면의 선택적인 열산화의 방법인 소위 “LOCOS”에 의해 형성된다. 필드 산화물(2)의 영역에 걸쳐 다른 워드 라인(42)이 다른 셀 트랜지스터의 게이트에 연결되어 있다. 여기서, 우리는 전계 효과 트랜지스터(T)를 NMOS 또는 PMOS로 특정하지 않는다. 이들 두 장치는 모두 지느러미 형상의 메모리 커패시터에 도입될 수 있기 때문이다.
제3도에 대해 말하면, 실리콘 기판(1)의 전체 표면에 걸쳐, 인산실리케이트 글라스(PSG) 등의 절연층(7)이 CVD 법에 따라 증착되며 그 뒤 표준 포토리소그래픽 단계가 뒤따른다. 이들 표준 포토리소그래픽 단계는 실리콘 기판(1)의 표면에 포토레지스트층을 형성하고 마스크를 통하여 노출시켜 포토레지스트층을 현상하는 것을 포함한다. 반응성 이온 에칭(RIE) 단계가 절연층(7)과 게이트 절연막(3)의 불필요한 부분을 제거하기 위하여 채용되며, 여기서 전계 효과 트랜지스터의 소오스(또는 드레인) 영역에 연결된 비트 라인 콘택트홀(7A)이 형성되며 그후 비트 라인들(12)의 패턴이 고농도의 불순물로 도핑된 폴리실리콘층을 증착하고 그후 마스크 등의 포토레지스트 패턴을 사용하여 패터닝 된 후 형성된다. 다음으로 제4도에 대하여 말하면, Si3N4등의 에칭 보호층(13)이 절연층(7)을 일련의 증착층의 과도한 에칭에 따른 손상으로부터 보호한다. 그 뒤, 산화층이나 도핑된 폴리실리콘층을 증착하고, 이에 의하여 아래에서부터 위로 산화층(14), 도핑된 폴리실리콘층(15), 산화층(16), 도핑된 폴리실리콘층(17), 산화층(18)의 적층형 층구조를 형성한다. 한편, 도핑된 폴리실리콘층(15, 17)은 고농도의 불순물을 도입하여 도전성이 있도록 만들어진다.
제5도에 대해 살펴보면, 저장 전극 콘택트홀(7B)이 표준 포토리소그래픽 과정과 최상부 산화층(18)에서 전계 효과 트랜지스터(T)의 드레인(또는 소오스) 영역(6)의 표면까지 에칭하는 것에 의하여 형성된다. 그 다음, 제6도에서 나타나 있듯, 낮은 저항비를 갖는 도핑된 폴리실리콘층(19)을 증착하는 단계가 뒤따른다. 다음으로, 포토리소그래픽 단계와 최상부 도핑된 폴리실리콘층(19)에서 최하부의 산화층(14)의 표면까지 에칭되며, 제7도에서와 같은 메모리 커패시터의 패턴이 형성된다. 제8도에서 플루오르화 수소산 에칭액 등을 사용하는 에칭 단계가 산화층들(14, 16, 18)을 제거하기 위하여 채용되며 이에 따라, 3개의 지느러미 형상 부품의 저장 전극이 형성되며, 이는 도핑된 폴리실리콘층(15, 17 및 19)을 포함한다. 한편, 게이트(즉, 워드 라인)는 에칭 보호층(13)의 보호 때문에 파손되지 않는다. 그렇지 않을 경우, 절연층(7)의 오버 에칭 때문에 파손이 발생할 수도 있다.
다음으로, 제9도에 있어서, 100A 정도의 두께를 갖는 유전체막(20)이 도핑된 폴리실리콘층들(15, 17,19)의 노출된 표면 전체를 산소 환경에서 열산화하거나 CVD방법을 사용한 ONO(Oxide-Nitride-Oxide)를 증착하여 형성한다. 최종적으로, 도핑된 폴리실리콘층(21)이 메모리 커패시터의 플레이트 전극으로서 사용되기 위하여 형성되고 메모리 커패시터의 구조가 완성된다. 이러한 지느러미 형상의 적층형 메모리 커패시터가 커패시턴스를 늘릴 수 있지만, 이들 전기 커패시턴스는 10mega DRAM등의 고집적도의 요구를 위하여 충분하지 않다. 따라서, 기존 기술의 메모리 커패시턴스와 비교하여 동일한 면적을 유지하면서 더 큰 커패시턴스를 제공해야 할 필요성이 존재한다.
따라서, 본 발명의 일 목적은 종래 기술과 동일한 면적을 차지하면서 메모리 커패시터의 커패시턴스를 현저히 증가시키는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 종래 기술보다 적은 면적을 차지하면서 더 높은 메모리 커패시턴스를 가져 더 높은 집적도를 제공하는 것이다.
본 발명에 따른 적층형 커패시터를 형성하는 일 방법은 다음의 단계:
a) 실리콘 기판의 표면 내에, 게이트 전극, 소오스/드레인 영역 및 그들 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터, 및 고립된 필드 산화물 영역을 형성하는 단계;
b) 상기 a)단계에서 형성된 결과층 상에 절연층을 증착하고나서, 그후 상기 절연층과 게이트 절연막을 에칭하여 전계 효과 트랜지스터의 소오스 또는 드레인 영역에 연결된 비트 라인 콘택트 홀을 형성하며, 도핑된 제1폴리실리콘층을 증착한 후 상기 도핑된 제1폴리실리콘층을 패턴형성하여 비트 라인을 형성하는 단계;
c) 상기 b)단계에서 형성된 결과 구조를 포함하는 상기 실리콘 기판의 노출된 표면상에 에칭 보호층을 증착하는 단계;
d) 상기 에칭 보호층 상에 PE TEOS의 하부층 및 03/TEOS의 상부층을 포함하는 최저층인 제1 울퉁불퉁한 적층형 산화층을 증착하고, 그후 상기 제1 울퉁불퉁한 적층형 산화층 상에 도핑된 제2 폴리실리콘층, 제2 울퉁불퉁한 적층형 산화층, 도핑된 제3 폴리실리콘층 및 최상층인 제3 울퉁불퉁한 적층형 산화층을 증착하되, 상기 도핑된 제2 및 제3 폴리실리콘층을 증착하기 전에 어니일링을 행하는 단계로서, 상기 울퉁불퉁한 적층형 산화층은 성장온도 300∼500℃, 압력 200∼760 Torr 및 TEOS에 대한 O3의 유량 비가 8 이상인 조건에서 성장되는, 이상의 단계;
e) 상기 최상층인 울퉁불퉁한 적층형 산화층에서 전계 효과 트랜지스터의 드레인 또는 소오스 영역의 표면까지 에칭을 행하여 저장 전극 콘택트 홀을 형성하는 단계;
f) 상기 최상층인 울퉁불퉁한 적층형 산화층 상에 그리고 상기 콘택트홀 내에 도핑된 제4 폴리실리콘층을 증착하고, 그후 상기 도핑된 제4 폴리실리콘층에서 상기 최저층인 울퉁불퉁한 적층형 산화층 표면까지 에칭을 행하여 메모리 커패시터 패턴을 형성하는 단계;
g) 상기 울퉁불퉁한 적층형 산화층의 부분들을 제거하여 메모리 커패시터의 지느러미 형상의 저장 전극을 형성하는 단계; 및
h) 상기 지느러미 형상의 저장 전극 상에 유전체충을 형성하고, 그후 상기 유전체층 상에 도핑된 제5 폴리실리콘층을 메모리 커패시터의 플레이트 전극으로써 증착하는 단계;를 포함한다.
본 발명에 따른 적층형 커패시터를 형성하는 또다른 방법은 다음의 단계:
a) 실리콘 기판의 표면 내에, 게이트 전극, 소오스/드레인 영역 및 그들 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터, 및 고립된 필드 산화물 영역을 형성하는 단계;
b) 상기 a)단계에서 형성된 결과층 상에 절연층을 증착하고나서, 그후 상기 절연층과 게이트 절연막을 에칭하여 전계 효과 트랜지스터의 소오스 또는 드레인 영역에 연결된 비트 라인 콘택트 홀을 형성하며, 도핑된 제1 폴리실리콘층을 증착한 후 상기 도핑된 제1 폴리실리콘층을 패턴형성하여 비트 라인을 형성하는 단계;
c) 상기 b)단계에서 형성된 결과 구조를 포함하는 상기 실리콘 기판의 노출된 표면상에 에칭 보호층을 증착하는 단계;
d) 상기 에칭보호층 상에 PE TEOS 하부층과 O3/TEOS 상부층을 포함하는 울퉁불퉁한 적층형 산화층을 증착하는 단계로서, 상기 울퉁불퉁한 적층형 산화층은 성장온도 300∼500℃, 압력 200∼760 Torr 및 TEOS에 대한 O3의 유량 비가 8 이상인 조건에서 성장되는, 이상의 단계;
e) 상기 울퉁불퉁한 적층형 산화층, 상기 에칭 보호층 및 상기 절연층을 에칭하여 전계 효과 트랜지스터의 드레인(또는 소오스) 영역에 연결된 저장 전극 콘택트 홀을 형성하는 단계;
f) 상기 울퉁불퉁한 적층형 산화층을 어니일링하고 그후 상기 울퉁불퉁한 적층형 산화층 상에 도핑된 제2 폴리실리콘층을 증착하는 단계;
g) 상기 도핑된 폴리실리콘층을 에칭하여 메모리 커패시터의 패턴을 형성하는 단계;
h) 상기 울퉁불퉁한 적층형 산화층의 일부를 제거하여 메모리 커패시터의 단일의 지느러미 형상의 저장 전극을 형성하는 단계; 및
i) 상기 단일의 지느러미 형상의 저장 전극 상에 유전체막을 형성하고, 그후 도핑된 제3 폴리실리콘층을 상기 메모리 커패시터의 플레이트 전극으로서 형성하는 단계; 를 포함한다.
이하에서는 도면과 관련하여 본 발명의 실시예를 설명한다.
본 발명의 동작은 다음의 시도에 의하여 야기되며, 이는 플라스마-강화된 CVD(PECVD) 법으로 산화층을 증착하고 그후 03/TEOS법으로 산화층을 증착하는 단계를 포함하며, 여기서 O3가스가 테트라에톡시실리케이트(약어로 TEOS) 용액의 증기로 유도되어 그들의 생성물인 이산화 실리콘이 그들의 화학반응 후에 얻어질 수 있다. 본 명세서에서, “O3/TEOS” 또는 “TEOS”의 용어는, 그들의 생성 방법보다는 산화층의 최종 형성물로 언급된다. 결국, O3/TEOS의 표면은 다수의 아일랜드 구조에 의해 구성되며, 이는 그후에 주사 전자 현미경(SEM) 사진에 의하여 증명될 수 있다. 이러한 사실은, 만약 폴리실리콘층이 O3/TEOS상에 증착된다면 O3/TEOS의 포토그래피를 따라서 폴리실리콘층이 성장하므로 앞의 사실이 폴리실리콘층의 저장 전극의 면적의 증가에 기여한다는 힌트를 우리에게 줄 수 있게 한다. 한편, O3/TEOS의 밑에 PE TEOS가 있어, O3/TEOS의 울퉁불퉁한 표면은 PE TEOS의 베이스층을 가질 경우에만 발생되며, 이들 두 개의 산화층이 본 명세서에서의 소위 “울퉁불퉁한 적층형 산화층”을 구성한다는 사실에 주목하여야 한다.
이상의 추론을 증명하기 위하여, 울퉁불퉁한 적층형 산화층과 그 위의 실리콘층의 적층 구조를 나타내는 주사 전자 현미경 사진인 제11도와 관련하여 보면, 제11도의 최상부에 위치한 폴리실리콘층은, 제10도의 종래의 산화층과 그 위의 폴리실리콘층의 적층 구조보다 더 주름져 있다(두 사진은 동일한 배율이라는 것을 참고하라). 게다가, 동일한 결과가 폴리실리콘층과 O3/TEOS 사이의 경계면에서 얻어질 수 있으며, 이는, 울퉁불퉁한 적층형 산화층을 제거하고나서 저장 전극의 하부면을 노출시킴으로써, 저장 전극의 면적을 더욱 증가시킬 수 있다.
울퉁불퉁한 적층형 산화층은 다음 단계들을 포함하는 방법에 의해서도 형성될 수 있다 : 1.O3/TEOS를 열산화물 상에 증착시키는 단계 ; 2.O3/TEOS를 TEOS 방법에 의하여 형성된 PSG상에 증착하는 단계 ; 및 3.LPCVD 또는 PECVD에 의하여 형성된 질화물층 상에 O3/TEOS를 증착하는 단계. 한편, 울퉁불퉁한 적층형 산화층의 최적의 성장조건은 300-500℃의 성장온도, 200-760 Torr의 압력, 8이상의 TEOS에 대한 O3의 유량비 조건이다.
[실시예 1]
복수의 지느러미 형상 부품의 저장 전극을 갖는 적층형 메모리 커패시터의 제조를 위한 본 발명에 있어서의 대부분의 단계는 다음 단계를 제외하고는 기존의 기술과 동일하다. 더욱 구체적으로, 제4도, 제5도, 제6도 및 제7도에 나타난 산화층들(14, 16, 18)은 울퉁불퉁한 적층형 산화층들로 교체된다. 더욱, HF에 담그는 시간을 짧게 하여 입자와 오염물을 제거하기 때문에, HF에칭 동안 O3/TEOS의 에칭율을 낮추기 위한 울퉁불퉁한 적층형 산화층을 밀하게 하기 위하여 어니일링의 단계가 필요하며, 이에 따라 울퉁불퉁한 적층형 산화층의 표면의 아일랜드 구조가 남는다.
본 발명에 따른 완성된 3개의 지느러미 형상의 적층형 커패시터를 나타내는 제14도를 살펴보면, 3개의 지느러미 형상의 도핑된 폴리실리콘층들(15, 17, 19)로 구성된 저장 전극들이 제9도에서 도시되는 기존 기술보다 상부 및 하부 표면에서 훨씬 주름져 있다는 것은 명백하다.
[실시예 2]
본 발명에 따른 지느러미 형상의 저장 전극을 갖는 적층형 메모리 커패시터의 제조 단계는 실시예 1보다 훨씬 단순화되어 있으나, 적층된 메모리 커패시터의 단일의 지느러미 형상 부분의 제조 단계가 이하에서 기술될 것이다. 제12도를 살펴보면, 게이트 전극(4), 소오스/드레인(S/D) 영역들 및 그들 사이에 삽입되는 SiO2등의 게이트 절연막으로 구성된 전계효과 트랜지스터, 및 필드 산화물이, 실리콘 기판(1)의 표면 내에 형성된다. 다음으로, PSG 등의 절연층(31)이 증착되고 비트라인 콘택트홀이 절연층과 게이트 절연막을 에칭하여 형성된다. 그후, 도핑된 폴리실리콘층을 증착하고 마스크 등의 패터닝된 포토레지스트를 사용, 패터닝하여 전계 효과 트랜지스터의 소오스 영역에 연결된 비트 라인을 형성한다. 실리콘 기판(10)의 노출된 표면의 상방에는 Si3N4등의 에칭 보호층(30)이 증착된다.
이어서, PE TEOS의 하부층과 O3/TEOS의 상부층을 포함하는 울퉁불퉁한 적층형 산화층을 형성하는 단계를 포함하는 울퉁불퉁한 적층형 산화층의 형성 단계가 뒤따르며, 그후 전체 웨이퍼가 울퉁불퉁한 적층형 산화층을 밀하게 하기 위하여 어니일링된다. 그렇지 않을 경우, 주름진 표면이 HF 에칭액에 의하여 손상될 수도 있어, 웨이퍼의 청결을 보장하기 위한 단계가 폴리실리콘층의 증착 단계 전에 필요하다.
이어서, 전계 효과 트랜지스터의 드레인(또는 소오스)영역에 연결된 저장 전극 콘택트홀이, 표준 포토리소그래피 단계와 울퉁불퉁한 적층형 산화층(40)과 Si3N4층(30)과 절연층(31)을 에칭한 후에 형성된다. 다음으로, 메모리 커패시터의 저장 전극(50)을 형성하기 위하여 도핑된 폴리실리콘의 층이 마스크 등의 포토레지스트 패턴을 사용하여 증착되고 패터닝된다. 전술한 바와 같이, 울퉁불퉁한 적층형 산화층을 밀하게 하기 위하여 어니일링의 단계가 필요하며 이에 따라 그 주름진 표면이 보호될 수 있다. 그후, 하부의 주름진 표면은 울퉁불퉁한 적층형 산화층을 제거한 후 노출되며 그후 메모리 커패시터의 유전체막(60)을 형성하기 위한 열산화 또는 ONO층의 증착 단계가 뒤따른다. 마지막으로 도핑된 폴리실리콘층이 증착되어서 전체 메모리 커패시터가 완성된다. 결과적으로, 기존의 기술이 달성할 수 없는 몇 개의 특징들은 다음과 같다.
1) 울퉁불퉁한 적층형 산화층에 형성된 저장 전극이 주름진 표면을 갖기 때문에, 저장 전극의 면적은 증가되며 이에 따라 메모리 커패시터의 커패시턴스도 증가된다.
2) 본 발명에 따르면, 전기 커패시턴스가 증가하므로 메모리 커패시터의 홀딩 특성은 기존 기술보다 더 신뢰성이 있다.
3) 기존의 기술과 비교하여, 본 발명은 메모리 커패시터에서 기존 기술과 동일한 점유 면적을 차지하면서도 더 높은 커패시턴스를 가져서 더 높은 집적도를 제공한다. 한편, 제조 방법은 기존 기술과 비교하여 더 복잡해지지 않으므로 본 발명의 단계는 대량 생산에 쉽게 도입될 수 있다.
본 발명의 바람직한 실시예가 예시적인 목적에서 공개되었지만, 당업자는 본 발명의 범위나 사상을 벗어나지 않으면서 다음의 특허청구 범위에서 공개된 바와 같은 여러 가지 변형, 추가, 교체하는 것이 가능하다는 것을 인정할 것이다.

Claims (10)

  1. a) 실리콘 기판의 표면 내에, 게이트 전극, 소오스/드레인 영역 및 그들 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터, 및 고립된 필드 산화물 영역을 형성하는 단계 ; b) 상기 a)단계에서 형성된 결과층 상에 절연층을 증착하고나서, 그후 상기 절연층과 게이트 절연막을 에칭하여 전계 효과 트랜지스터의 소오스 또는 드레인 영역에 연결된 비트 라인 콘택트 홀을 형성하며, 도핑된 제1폴리실리콘층을 증착한 후 상기 도핑된 제1 폴리실리콘층을 패턴형성하여 비트 라인을 형성하는 단계 ; c) 상기 b)단계에서 형성된 결과 구조를 포함하는 상기 실리콘 기판의 노출된 표면상에 에칭 보호층을 증착하는 단계 ; d) 상기 에칭 보호층 상에 PE TEOS의 하부층 및 O3/TEOS의 상부층을 포함하는 최저층인 제1 울퉁불퉁한 적층형 산화층을 증착하고, 그후 상기 제1 울퉁불퉁한 적층형 산화층 상에 도핑된 제2 폴리실리콘층, 제2 울퉁불퉁한 적층형 산화층, 도핑된 제3 폴리실리콘층 및 최상층인 제3 울퉁불퉁한 적층형 산화층을 증착하되, 상기 도핑된 제2 및 제3 폴리실리콘층을 증착하기 전에 어니일링을 행하는 단계로서, 상기 울퉁불퉁한 적층형 산화층은 성장온도 300∼500℃, 압력 200∼760 Torr 및 TEOS에 대한 O3의 유량 비가 8이상인 조건에서 성장되는, 이상의 단계 ; e) 상기 최상층인 울퉁불퉁한 적층형 산화층에서 전계 효과 트랜지스터의 드레인 또는 소오스 영역의 표면까지 에칭을 행하여 저장 전극 콘택트 홀을 형성하는 단계 ; f) 상기 최상층인 울퉁불퉁한 적층형 산화층 상에 그리고 상기 콘택트홀 내에 도핑된 제4 폴리실리콘층을 증착하고, 그후 상기 도핑된 제4 폴리실리콘층에서 상기 최저층인 울퉁불퉁한 적층형 산화층 표면까지 에칭을 행하여 메모리 커패시터 패턴을 형성하는 단계 ; g) 상기 울퉁불퉁한 적층형 산화층의 부분들을 제거하여 메모리 커패시터의 지느러미 형상의 저장 전극을 형성하는 단계 ; 및 h) 상기 지느러미 형상의 저장 전극 상에 유전체층을 형성하고, 그후 상기 유전체층 상에 도핑된 제5 폴리실리콘층을 메모리 커패시터의 플레이트 전극으로써 증착하는 단계 ;를 포함하는 DRAM 셀의 지느러미 형상의 적층형 메모리 커패시터를 제조하는 방법.
  2. 제1항에 있어서, 상기 절연층은 인산실리케이트 글라스(PSG)인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 에칭 보호층이 Si3N4인 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 유전체막은 CVD에 의하여 형성되는 ONO(Oxide-Nitride-Oxide)인 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 유전체막은 도핑된 폴리실리콘층의 열산화에 의하여 형성되는 것을 특징으로 하는 방법.
  6. 실리콘 기판의 표면 내에, 게이트 전극, 소오스/드레인 영역 및 그들 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터, 및 고립된 필드 산화물 영역을 형성하는 단계 ; b) 상기 a)단계에서 형성된 결과층 상에 절연층을 증착하고나서, 그후 상기 절연층과 게이트 절연막을 에칭하여 전계 효과 트랜지스터의 소오스 또는 드레인 영역에 연결된 비트 라인 콘택트 홀을 형성하며, 도핑된 제1 폴리실리콘층을 증착한 후 상기 도핑된 제1 폴리실리콘층을 패턴형성하여 비트 라인을 형성하는 단계 ; c) 상기 b) 단계에서 형성된 결과 구조를 포함하는 상기 실리콘 기판의 노출된 표면상에 에칭 보호층을 증착하는 단계 ; d) 상기 에칭보호층 상에 PE TEOS 하부층과 O3/TEOS 상부층을 포함하는 울퉁불퉁한 적층형 산화층을 증착하는 단계로서, 상기 울퉁불퉁한 적층형 산화층은 성장온도 300∼500℃, 압력 200∼760 Torr 및 TEOS에 대한 O3의 유량 비가 8 이상인 조건에서 성장되는, 이상의 단계 ; e) 상기 울퉁불퉁한 적층형 산화층, 상기 에칭 보호층 및 상기 절연층을 에칭하여 전계 효과 트랜지스터의 드레인(또는 소오스) 영역에 연결된 저장 전극 콘택트 홀을 형성하는 단계 ; f) 상기 울퉁불퉁한 적층형 산화층을 어니일링하고 그후 상기 울퉁불퉁한 적층형 산화층 상에 도핑된 제2 폴리실리콘층을 증착하는 단계 ; g) 상기 도핑된 폴리실리콘층을 에칭하여 메모리 커패시터의 패턴을 형성하는 단계 ; h) 상기 울퉁불퉁한 적층형 산화층의 일부를 제거하여 메모리 커패시터의 단일의 지느러미 형상의 저장 전극을 형성하는 단계 ; 및 i) 상기 단일의 지느러미 형상의 저장 전극 상에 유전체막을 형성하고, 그후 도핑된 제3 폴리실리콘층을 상기 메모리 커패시터의 플레이트 전극으로서 형성하는 단계 ;를 포함하는 DRAM 셀의 적층형 메모리 커패시터를 제조하는 방법.
  7. 제6항에 있어서, 상기 절연층은 인산실리케이트 글라스(PSG)인 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 에칭 보호층이 Si3N4인 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 상기 유전체막은 CVD에 의하여 형성되는 ONO(Oxide-Nitride-Oxide)인 것을 특징으로 하는 방법.
  10. 제6항에 있어서, 상기 유전체막은 도핑된 폴리실리콘층의 열산화에 의하여 형성되는 것을 특징으로 하는 방법.
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