KR100249917B1 - Dram셀의 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 DRAM 셀의 적층형 커패시터, 특히 차지하는 면적을 늘리거나 제조 방법을 복잡하게 하지 않고 메모리 캐패시터의 저장 전극 면적을 현저히 증가시키는 DRAM 셀의 적층형 커패시터에 관한 것이다. 메모리 커패시터의 저장 전극을 특별히 만들어진 울퉁불퉁한 적층 산화층에 증착하여, 메모리 커패시터의 저장 전극 면적이 현저히 증가되어 더 높은 커패시턴스를 제공한다. 그 뒤, 저장 전극의 울퉁불퉁한 표면을 노출시키기 위하여 올퉁불퉁한 적층형 산화층을 제거하고, 저장 전극의 유전체막이 있는 저장 전극의 유전체막이 있는 저장 전극의 전체 울퉁불퉁한 표면을 덮은 후 메모리 커패시턴스의 커패시턴스가 추가적으로 증가된다.

Description

DRAM 셀의 커패시터의 제조 방법

제1도는 DRAM 셀의 회로도.

제2도는 종래의 적층형 메모리 커패시터의 단면도.

제3도는 종래의 산화층과 그 위의 폴리실리콘층의 주사 전자 현미경 사진.

제4도는 본 발명에 따른 울퉁불퉁한 적층형 산화층과 그 위의 폴리실리콘층의 주사 전자 현미경 사진.

제5도는 본 발명에 따른 DRAM 셀의 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드 산화 영역

3 : 패터닝된 비트 라인 4 : 울퉁불퉁한 적층형 산화층

5 : 워드 라인 7 : 저장 전극

8 : 유전체막 9 : 플레이트 전극

10 : 절연층 31 : 비트 라인 콘택트홀

최근, 반도체 메모리 장치에 있어 중대한 진전이 거듭되고 있다. 특히, DRAM(dynamic random access memory) 에 있어서는, 저장 특성을 감소시키지 않고서 고집적 밀도를 얻기 위한 여러 가지 시도가 계속되고 있다. 제1도에 있어서, 각 DRAM 셀은 단일 전계 효과 트랜지스터 T와 단일 커패시터 C를 포함한다. 상기 전계 효과 트랜지스터 T는 상기 커패시터 C의 저장전극에 접속된 일 도전 터미널 및 비트 라인 BL에 접속된 타 도전 터미널을 갖는다. 더욱이, 상기 전계 효과 트랜지스터 T는 워드 라인 WL에 접속된 게이트 전극을 갖는다. 상기 커패시터 C는 접지된 타 전극을 갖는다. 많은 DRAM 은 방대한 양의 정보를 저장하도록 매트릭스 형태로 배열된다. 데이터를 기입하는 시간에는 소정의 포텐셜이 워드 라인 WL에 인가되어 상기 전계 효과 트랜지스터 T가 도전성이 되기 때문에, 비트 라인 BL으로부터의 전하는 커패시터 C에 저장된다.

다른 한편으로, 데이터를 판독하는 시간에는 소정의 포텐셜이 워드 라인 WL에 인가되어 전계 효과 트랜지스터 T가 도전성이 되기 때문에, 커패시터에 저장된 전하는 비트 라인 BL을 통해 독출된다. 따라서, 정보 "0" 및 "1"은 메모리 커패시터의 저장전극에 전하 및 무전하(혹은, 무전하 및 전하)로 나타난다. 판독 사이클 동안, 커패시터 C는 또한 비트 라인 BL 커패시턴스와 전하를 공유한다. 두 커패시턴스의 비는 발생 전압이 센스 증폭기에 의해 검출될 수 있도록 충분히 높아야 한다. 따라서, 종래 기술과 같은 점유 영역과 제작의 복잡성을 유지하면서 DRAM 셀의 시그널 대 노이즈(S/N) 비를 향상시키기 위해서는, 커패시터의 커패시턴스를 될 수 있는 한 많이 증가시켜야 한다.

대부분, DRAM 셀의 커패시터는 폴리실리콘층의 저장전극, 폴리실리콘층의 플레이트 전극, 및 적층된 ONO(Oxide-Nitride-Oxide) 층의 유전체막을 포함한다. 유전체막을 얇게 하는 것이 커패시터의 커패시턴스를 증가시키는 방법을 제공함에도, 더 얇은 두께의 유전체막은 핀홀(pinholes)이 증가하고 양품률이 감소하며, 더욱이 유전체막에 인가된 전기장 강도가 증가하여 유전체를 파괴시키는 등의 결점들 때문에 신뢰성을 결여한다. 그러므로, 유전체막은 두께가 제한되며, 따라서 저장전극의 영역을 확대하는 것이 더 높은 커패시턴스를 제공하는 또 다른 방법이 된다. 하지만, 메모리 커패시터의 영역이 확대된다면 메모리 셀의 점유 영역은 감소할 것이며, 결과적으로 대용량의 메모리를 갖는 고집적 장치의 구현에 큰 장애를 초래하게 된다.

상기한 문제점들을 해결하기 위하여 커패시터의 점유 면적의 감소없이 메모리 커패시터의 커패시턴스를 증가시키는 기술이 제안되었다. 예를 들면, 1978년도 국제 전자 장치 모임에서 출간된 엠.코야나기 등의 저서 "NOVEL HIGH DENSITY, STACKED CAPACITOR MOSRAM"의 pp.348-351에서는 제2도에 나타난 바와 같이 2개의 폴리실리콘층을 포함하는 저장 커패시터의 구조를 공개했다. 제2도에 있어서, 전계 효과 트랜지스터의 소오스 또는 드레인 영역 중의 하나에 연결된 제1의 도핑된 폴리실리콘층으로 만들어진 저장 전극(7), 저장 전극과 대향하는 제2의 도핑된 폴리실리콘층으로 만들어진 플레이트 전극(9), 이들 사이의 ONO(Oxide-Nitride-Oxide)(8)의 유전체막이 메모리 커패시터를 구성한다. 이 메모리 커패시터에 저장되는 전하의 량은 저장 전극과 플레이트 전극의 면적에 의하여 결정되며 이들 전계 효과 트랜지스터 상에 적층되어 있다. 따라서, 커패시턴스와 이에 따른 전하가 어느 정도까지 향상될 수 있다.

최근에, 울퉁불퉁한 폴리실리콘층을 형성하는 방법이 그 면적을 증가시키기 위하여 제안되었으며, 여기서 비정질 실리콘층이 증착된 후 N₂분위기에서 더 높은 온도로 어닐링 되고, 이로써 낟알 형상의 울퉁불퉁한 면으로 비정질의 실리콘 표면을 결정화시킨다. 그러나, 전술한 2개의 기존 구조는 DRAM셀의 면적이 더 줄여졌을 때 고밀도의 패킹을 하기에는 충분한 커패시턴스를 갖지 못한다. 따라서, 기존의 기술과 비교하여 동일한 면적을 차지하면서 더 높은 커패시턴스를 제공하는 필요성이 존재한다.

따라서, 본 발명의 일 목적은 종래 기술과 동일한 면적을 차지하면서 메모리 커패시터의 커패시턴스를 현저히 증가시키는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 종래 기술보다 적은 면적을 차지하면서 더 높은 메모리 커패시턴스를 가져 더 높은 집적도를 제공하는 것이다.

본 발명에 따른 적층된 커패시터를 형성하는 방법은 다음의 단계를 포함한다:

a) 실리콘 기판의 표면 내에 게이트 전극(즉, 워드 라인)과 소오스/드레인 영역과 그 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터와 격리된 전계 산화물의 영역을 형성하는 단계와;

b) PSG층을 증착하고, PE TEOS의 하부층과 O₃/TEOS의 상부층으로 구성된 울퉁불퉁한 적층형 산화층을 증착하는 단계와;

c) 울퉁불퉁한 적층형 산화층과 PSG층을 에칭하여 저장 전극 콘택트홀을 형성하는 단계;

d) 어닐링한 뒤 폴리실리콘층을 증착하는 단계;

e) 유전체막을 폴리실리콘층 상에 형성하고 전계 효과 트랜지스터의 소오스와 드레인 영역 중의 하나에 연결된 저장 전극을 형성하기 위하여 패터닝하는 단계;

f) 폴리실리콘층을 증착하고 그 뒤 패터닝하여 플레이트 전극을 형성하는 단계;

g) 절연층을 증착한 뒤 비트 라인 콘택트홀을 형성하기 위하여 패터닝하는 단계;

h) 전계 효과 트랜지스터의 소오스 또는 드레인 영역 중의 하나로 연결된 비트 라인을 폴리실리콘층을 증착한 뒤 패터닝하여 형성하는 단계.

본 발명의 작동은 다음의 실험에 의하여 야기되며, 이는 플라스마-강화된 CVD (PECVD) 방법으로 산화층을 증착하고 그후 O₃/TEOS법으로 산화층을 증착하는 단계를 포함하며, 여기서 O₃가스가 테트라에톡시실리케이트(약어로 TEOS) 용액의 증기로 유도되어 이산화 실리콘의 생성물이 화학반응 후에 얻어질 수 있다. 본 명세서 이하에서, "O₃/TEOS" 또는 "TEOS"의 용어는 생성 방법보다는 산화층의 최종 제품으로 언급된다. 그 결과로서, O₃/TEOS의 표면은 다수의 아일랜드 구조에 의해 구성되며, 이는 구후에 주사 전자 현미경(SEM) 사진에 의하여 증명될 수 있다. 이러한 사실은 만약 폴리실리콘층이 O₃/TEOS상에 증착되면 O₃/TEOS의 포토그래피를 따라서 폴리실리콘층이 성장하므로 저장 전극의 면적의 증가에 기여한다는 것을 알 수 있게 한다. 한편, O₃/TEOS의 밑에 PE TEOS가 있어, O₃/TEOS의 울퉁불퉁한 표면은 PE TEOS의 베이스층을 가질 경우에만 발생되며 이들 두 개의 산화층이 본 명세서의 소위 "울퉁불퉁한 적층형 산화층"이라 하는 것을 구성한다.

이상의 추론을 증명하기 위하여, 울퉁불퉁한 적층형 산화층의 적층형 구조와 그 위의 실리콘층을 나타내는 주사 전자 현미경 사진인 제4도와 관련하여 보면, 제4도의 최상부에 위치한 폴리실리콘층의 표면은 제3도의 기존 산화층의 적층형 구조와 그 위의 폴리실리콘층보다 더 주름져 있다(두 사진은 동일한 배율이라는 것을 참고하라). 그 외에도, 동일한 결과가 폴리실리콘층과 O₃/TEOS 사이의 경계면에서 얻어질 수 있으며, 이는 울퉁불퉁한 적층형 산화층을 제거하여 저장 전극의 하부면을 노출시킴으로써 저장 전극의 면적을 더욱 증가시킨다.

울퉁불퉁한 적층형 산화층은 다음 단계를 포함하는 방법에 의해서도 형성될 수 있다:

1. O₃/TEOS를 열산화층상에 증착시키는 단계; 2. O₃/TEOS를 TEOS 제조방법에 의하여 형성된 PSG층상에 증착하는 단계; 3. LPCVD 또는 PECVD 에 의하여 형성된 질화물층 상에 O₃/TEOS를 증착하는 단계. 한편, 울퉁불퉁한 적층형 산화층의 최적의 성장 조건은 300-500℃의 성장 온도, 200-760 Torr 의 압력, 8 이상의 TEOS에 대한 O₃의 유량비로 구성된다. 한편, 거친 표면을 위하여, TEOS 제조방법에 의하여 형성되는 PSG층의 최적의 서장 조건은 성장 온도 340-440℃, 얍력 3-16 Torr 전력 300-900 watt이다.

[실시예 1]

실리콘 기판(1)표면에 형성된 소오스/드레인 영역(6), 그 위에 있는 게이트 절연막과 게이트 절연막 위에 놓여 있는 게이트(즉, 워드 라인)(5)를 구비한 전계 효과 트랜지스터가 동작한다. 한편, 메모리 커패시터 옆에 있는 필드 산화물의 영역(2)은 인접한 메모리 커패시터들 사이에 양호하게 격리되어 있는 셀을 보장하기 위하여 사용된다. 셀 정보가 반전되지 않도록 하는 이들 메모리 커패시터는 실리콘 표면의 선택적인 열산화의 방법인 소위 "LOCOS"에 의해 형성된다. 필드 산화물(2)의 영역 상부에 다른 워드 라인이 놓여 있다. 여기서, 우리는 전계 효과 트랜지스터 T를 NMOS 또는 PMOS 로 특정하지 않는다. 이들 두 장치는 모두 적층형의 메모리 커패시터에 채택될 수 있기 때문이다.

제5도에 대해 말하면, 실리콘 기판(1)의 전체 표면에 걸쳐, 인산실리케이트 글라스(PSG) 등의 절연층이 CVD 방법에 따라 증착되며 그 뒤 PE TEOS의 하부층과 O₃/TEOS의 상부층(도시 안됨)으로 구성된 울퉁불퉁한 적층 산화층의 증착이 뒤따른다. 그 뒤, 패터닝된 포토레지스트를 마스크로서 사용하여 울퉁불퉁한 적층형 산화층(4)과 PSG층을 에칭함으로써 저장 전극 콘택트홀들이 형성된다. 다음, 실리콘 기판(1)의 전체 표면에 걸쳐 저장 전극으로서 사용되는 폴리실리콘층이 증착된다. 그 뒤, 제3도에서와 같이 메모리 커패시터의 유전체막(8)을 형성하기 위하여 웨이퍼 전체를 열산화시키거나 ONO 증착시킨다. 한편, 폴리실리콘층을 증착하는 단계 전에 어닐링의 단계가 울퉁불퉁한 적층형 산화막을 밀하게 하기 위하여 필요하다; 그렇지 않을 경우, HF 에칭액에 의해 울퉁불퉁한 표면이 손상받을 수도 있어, 웨이퍼의 청결을 보장하기 위해서 상기 어닐링 단계가 폴리실리콘층의 증착 단계 전에 필요하다. 그 뒤, 패터닝된 포토레지스트를 마스크로서 사용하여 폴리실리콘층과 유전체막을 에칭함으로써 전계 효과 트랜지스터의 소오스와 드레인 영역 중의 하나에 연결된 저장 전극(7)을 형성한다. 다음으로, 플레이트 전극(9)이 폴리실리콘층을 증착하고 그후 패터닝된 포토레지스트를 마스크로서 사용하여 에칭하여 형성된다. 산화물 등의 절연층(10)이 증착되어 플레이트 전극의 격리를 제공한다. 비트 라인 콘택트홀(31)이 패턴닝된 포토레지스트를 마스크로서 사용하여 절연층(10)과 PSG층을 에칭한 것에 의해 형성된다. 그 뒤, 전계 효과 트랜지스터의 소오스와 드레인 영역 중의 하나에 연결된 패터닝된 비트 라인(3)이 폴리실리콘층을 증착한 뒤 형성되고, 그 뒤 패터닝된 포토레지스트를 마스크로서 사용하여 패터닝된다. 따라서, 제5도에 나타나듯, DRAM 셀의 최종 구조가 얻어진다.

결과적으로, 기존의 기술이 달성할 수 없는 몇 개의 특징들은 다음과 같다.

1) 제3도에서 명확히 알 수 있듯이, 울퉁불퉁한 적층형 산화층(4)에 형성된 저장 전극(7)이 주름진 표면을 갖기 때문에, 저장 전극의 면적은 증가되며 이에 따라 메모리 커패시터의 커패시턴스도 증가된다.

2) 본 발명에 따르면, 전기적 용량이 증가하므로 메모리 커패시터의 홀딩 특성은 기존 기술보다 더 신뢰성이 있다.

3) 기존의 기술과 비교하여, 본 발명은 메모리 커패시터에서 기존 기술과 동일한 점유 면적을 차지하면서도 더 높은 커패시턴스를 가져서 더 높은 집적도를 제공한다. 한편, 제조 방법은 기존 기술과 비교하여 더 복잡해지지 않으므로 본 발명의 단계는 대량 생산에 쉽게 도입될 수 있다.

본 발명의 바람직한 실시예가 예시적인 목적에서 공개되었지만, 당업자는 본 발명의 범위나 사상을 벗어나지 않으면서 다음의 특허청구 범위에서 공개된 바와 같은 여러 가지 변형, 추가, 교체하는 것이 가능하다는 것을 인정할 것이다.

Claims (4)

1. a) 실리콘 기판의 표면 내에 게이트 전극(즉, 워드 라인)과, 소오스/드레인 영역과, 그 사이에 삽입된 게이트 절연막을 포함하는 전계 효과 트랜지스터와, 격리된 필드 산화물의 영역을 형성하는 단계와;

   b) PSG층을 증착하고 그후 PE TEOS의 하부층과, 온도범위는 300∼500℃, 압력범위는 200∼760 Torr, 및 TEOS에 대한 O₃가스의 유량비는 8 이상의 성장조건을 갖는 O₃/TEOS의 상부층으로 구성된 울퉁불퉁한 적층형 산화층을 증착하는 단계와;

   c) 울퉁불퉁한 적층형 산화층과 PSG층을 에칭하는 저장 전극 콘택트홀을 형성하는 단계와;

   d) 어닐링하고 그후 폴리실리콘층을 증착하는 단계와;

   e) 폴리실리콘층 상에 유전체층을 형성한 후 전계 효과 트랜지스터의 소오스와 드레인 영역 중의 하나에 연결된 저장 전극을 형성하기 위하여 패터닝하는 단계;

   f) 폴리실리콘층을 증착하고 패터닝하여 플레이트 전극을 형성하는 단계와;

   g) 절연층을 증착한 뒤 비트 라인 콘택트홀을 형성하기 위하여 패터닝하는 단계와;

   h) 전계 효과 트랜지스터의 소오스와 드레인 영역 중의 하나에 연결된 비트라인을 폴리실리콘층의 증착과 그 후의 패터닝에 의하여 형성하는 단계를 구비하는 DRAM 셀의 적층형 메모리 커패시터를 제조하는 방법.
2. 제1항에 있어서, 상기 절연층은 산화물인 것을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 유전체막은 CVD에 의하여 형성되는 ONO 인 것을 특징으로 하는 방법.
4. 제1항에 있어서, 상기 유전체막은 도핑된 폴리실리콘층의 열산화에 의하여 형성되는 것을 특징으로 하는 방법.