KR100879744B1 - 반도체장치의 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 프로파일 특성이 향상된 캐패시터홀을 형성하여, 신뢰성 있는 캐패시터를 제조하기 위한 것으로, 이를 위해 본 발명은 기판상에 높이가 높아질수록 인의 농도를 점차적으로 낮게하면서 캐패시터홀 형성용 PSG막을 형성하는 단계; 상기 캐패시터홀 형성용 PSG막 상에 캐패시터홀 절연막을 형성하는 단계; 상기 캐패시터홀 절연막상에 캐패시터홀 형성을 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각베리어로 하여 상기 캐패시터홀 형성용 절연막을 선택적으로 제거하여 오목부를 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 오목부의 하단부에 형성된 캐패시터홀 형성용 PSG막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계; 상기 캐패시터홀 내부에 하부전극을 형성하는 단계; 및 상기 하부전극상에 유전체박막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.

반도체, 캐패시터, 캐패시터홀, 인, 브릿지.

Description

반도체장치의 캐패시터 제조방법{Method for fabricating capacitor in semiconductor device}

도1a 내지 도1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도2a 내지 도2d는 개선된 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도.

도3은 도2a 내지 도2d에 도시된 반도체 장치의 캐패시터 제조방법에 따라 제조된 반도체 장치의 문제점을 보여주는 전자현미경사진.

도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정단면도.

*도면의 주요부분에 대한 부호의 설명*

20 : 기판

21 : 활성영역

22 : 층간절연막

23 : 콘택플러그

24 : 캐패시터홀 형성용 PSG막

25 : 캐패시터홀 형성용 절연막

26 : 식각방지용 하드마스크 패턴

27 : 캐패시터홀

28 : 하부전극

29 : 유전체 박막

30 : 상부전극

본 발명은 반도체 제조공정에 관한 것으로, 특히 반도체 장치의 캐패시터 제조공정에 관한 것이다.

반도체 장치, 특히 DRAM(Dynamic Random Access Memory)의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.

이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.

캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.

C = εAs/d

여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.

따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.

첫번째로 유전체 박막의 두께를 줄이는 것을 고려할 수 있으나, 전자 터널링(tunnelling) 현상으로 인해 40Å이하로 캐패시터의 유전체 박막을 줄이는 것은 어려운 것으로 보고되고 있다.

두번째로 가장 널리 사용하는 방법으로 전극의 표면적을 넓히는 방안이 고려되어 왔다. 콘케이브(concave) 구조, 실린더(sylinder) 구조, 다층 핀(fin) 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다.

전술한 3차원 구조의 캐패시터 형태 중에서 제조공정의 안정성등으로 가장 널리 사용되는 것이 콘케이브형 캐패시터이다. 그러나, 고집적 소자에서 제한된 면적에 일정한 캐패시턴스를 유지하기 위해서는 콘케이브 형태의 캐패시터홀 높이는 점점 더 높아지고 캐패시터홀의 폭은 점점더 좁아져, 캐패시터홀 내에 안정적으로 상,하부전극 및 유전체 박막을 형성하는데 많은 어려움을 겪고 있다.

도1a 내지 도1c는 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타 내는 공정단면도이다. 이하에서 도면을 참조하여 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 설명한다.

먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성하고, 캐패시터가 형성될 크기만큼 캐패시터용 절연막(14)을 형성한다. 여기서 캐패시터용 절연막(14)으로는 USG(Undoped-Silicate Glass)막, PSG(Phospho-Silicate Glass)막 또는 BPSG(Boro-Phospho-Silicate Glass)막, PETEOS(Plasma enhanced tetraethylorthosilicate)막을 사용한다.

이어서 도1b에 도시된 바와 같이, 캐패시터가 형성될 영역의 캐패시터 절연막(14)를 선택적으로 제거하여 콘택플러그(13)을 노출시키는 캐패시터홀(15)을 형성한다. 이어서, 캐패시터홀(15)의 측벽과 바닥에 도전성막을 이용하여 하부전극(16)을 형성하고, 그 상부에 유전체 박막(미도시) 및 상부전극(미도시)을 차례로 형성한다.

그러나 반도체 메모리 장치가 고집적화 되면서 하나의 단위셀에 해당되는 면적은 점점 축소되어 셀 캐패시터를 제조할 면적도 점점 축소되어 왔다. 이로 인해 셀 캐패시터의 일정한 용량 확보를 위해 형성되는 캐패시터홀의 깊이는 점점더 깊어지고, 폭은 점점더 좁아지는 추세이다.

따라서 하부구조인 콘택플러그(13)를 노출시키는 캐패시터홀을 안정적으로 형성하기가 어려워지고 있다.

도1c에 도시된 바와 같이, 고집적 메모리 장치에서는 캐패시터용 절연막의 높이가 높기 때문에, 캐패시터용 절연막을 선택적으로 제거하고 형성된 캐패시터홀의 바닥부분은 대체로 상단부분보다 좁게 형성된다(A), 제조공정에 따라서는 형성된 캐패시터홀에 의해 스토리지 노드 콘택플러그(13)가 노출되지도 않는 경우도 생긴다.

후속공정에서 캐패시터홀에 따라 하부전극/유전체박막/상부전극으로 적층되는 캐패시터가 형성되기 때문에, 제조된 캐패시터홀의 형태는 메모리 장치의 동작 신뢰성에 대단히 중요한 영향을 미치게 된다.

따라서 캐패시터홀을 보다 안정적으로 형성하기 위해 캐패시터용 절연막을 2중으로 형성하는 제조방법이 제안되었다.

도2a 내지 도2d는 개선된 종래기술에 따른 반도체 장치의 캐패시터 제조방법을 나타내는 공정단면도이다. 이하에서는 도2a 내지 도2d를 참조하여 개선된 종래기술에 의한 캐패시터 제조방법에 대해 설명한다.

먼저 도2a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 스토리지 노드(storage node) 콘택플러그(13)를 형성하고, 캐패시터가 형성될 크기만큼 제1 캐패시터용 절연막(14a)을 PSG막으로 형성한다. 여기서 PSG막은 후속 캐패시터홀을 형성하기 위해 습식식각공정에서의 식각비 특성이 좋게 때문에 널리 사 용되고 있는 막이다.

이어서 제1 캐패시터용 절연막(14a) 상에 제2 캐패시터용 절연막(14b)을 PE-TEOS막으로 형성한다.

이어서 캐패시터홀 형성을 위한 하드마스크 패턴(15)을 폴리실리콘막으로 형성한다. 하드마스크 패턴은 선택적으로 제거해야할 절연막의 두께가 두꺼워지면서 감광막 패턴을 이용하는 것에 대한 한계를 극복하고자 이용하는 식각 베리어막이다.

이어서 도2b에 도시된 바와 같이, 건식식각 공정을 이용하고 하드마스크 패턴(15)를 식각마스크로 하여, 캐패시터가 형성될 영역의 제2 캐패시터 절연막(14b)을 선택적으로 제거하여 캐패시터홀(15)을 형성한다. 이 때에 통상 400 ~ 500℃의 고온에서 식각공정을 진행하게 되는데, 이로 인해 제1 캐패시터용 절연막(14b)으로 사용된 PSG막의 인(phosporous)이 PSG막 내에서 확산되어 국부적으로 인의 농도가 많은 부분이 만들어 진다.

이어서 에치백(etch-back) 공정을 이용해서 폴리실리콘막으로 형성된 하드마스크 패턴(15)을 제거한다. 이 때에도 약 540℃ 정도의 고온에서 공정을 진행하기 때문에 제1 캐패시터용 절연막(14b)으로 사용된 PSG막의 인(phosporous)의 확산 현상이 일어난다.

이어서 도2c에 도시된 바와 같이, 습식식각공정을 이용하여 PSG막으로 형성된 제1 캐패시터용 절연막(14b)을 콘택플러그(13)가 노출되도록 선택적으로 제거하여 캐패시터홀(15')를 형성한다. 이어서 캐패시터홀(15') 내부에 하부전극을 형성 하고, 그 상부에 유전체 박막 및 상부전극을 형성한다.

이렇게 PE-TEOS막 및 PSG막을 적층하고, 이를 건식식각공정 및 습식식각공정으로 제거하여 캐패시터홀을 형성하게 됨으로서 캐패시터홀 하단부의 프로파일(profile)이 향상되어, 보다 안정적인 캐패시터 제조가 가능하게 되었다.

그러나, 전술한 바와 같이 캐패시터홀을 형성하기 위해서 고온의 공정을 거치는 과정에서 PSG막내 인의 확산 현상으로 인해 인의 분포가 심하게 불균일하게 된 상태에서 제1 캐패시터용 절연막을 습식각공정으로 제거하게 되면, 균일하게 캐패시터홀이 형성되지 않는다. 즉, 인의 농도가 높은 부분이 더 많이 식각되어 캐패시터홀의 하단부의 프로파일 특성이 나빠지게되며, 심한 경우에는 하단부분이 도2d의 'B' 부분처럼 접합되는 브릿지 현상이 생기기도 한다. 또한, 형성된 캐패시터홀의 하단부는 브릿지 현상이 생기지 않는다 하더라도 프로파일 특성이 나빠지게되면, 후속 공정에서 형성되는 캐패시터 하부전극의 하단부가 서로 접합되는 브릿지 현상이 나타나게 된다.

도3은 캐패시터 제조공정에서 캐패시터홀 형성시 전술한 브릿지 현상이 나타나는 것을 나타내낸 전자현미경사진이다. 도3의 'C'부분에 도시된 바와 같이 고온열공정으로 확산된 인의 불균일한 분포에 의해 캐패시터홀의 프로파일 특성이 나빠지고, 이 캐패시터홀에 하부전극을 형성하게 되면, 하부전극간에 접합이 되는 브릿지 현상이 생기게 된다.

이를 해결하기 위해 PSG막 형성시 인의 농도를 낮추는 방법을 사용하기도 하나, 이렇게 되면 습식 세정시에 PSG막이 충분이 식각이 되지 않아서 캐패시터홀의 바닥 면적을 충분히 확보할 수 없는 새로운 문제점이 생긴다.

본 발명은 상기의 문제를 해결하기 위해 제안된 것으로, 프로파일 특성이 향상된 캐패시터홀을 형성하여, 신뢰성 있는 캐패시터를 제조할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.

상기의 목적을 달성하기 위한 본 발명은 기판상에 높이가 높아질수록 인의 농도를 점차적으로 낮게하면서 캐패시터홀 형성용 PSG막을 형성하는 단계; 상기 캐패시터홀 형성용 PSG막 상에 캐패시터홀 절연막을 형성하는 단계; 상기 캐패시터홀 절연막상에 캐패시터홀 형성을 위한 하드마스크 패턴을 형성하는 단계; 상기 하드마스크 패턴을 식각베리어로 하여 상기 캐패시터홀 형성용 절연막을 선택적으로 제거하여 오목부를 형성하는 단계; 상기 하드마스크 패턴을 제거하는 단계; 상기 오목부의 하단부에 형성된 캐패시터홀 형성용 PSG막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계; 상기 캐패시터홀 내부에 하부전극을 형성하는 단계; 및 상기 하부전극상에 유전체박막 및 상부전극을 차례로 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도4a 내지 도4g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터 제조방법을 나타내는 공정단면도이다.

먼저 도4a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 이어서, 콘택홀을 도전성 물질로 매립하여 스토리지 노드(storage node) 콘택플러그(23)를 형성한다.

이어서 도4b에 도시된 바와 같이, 인의 농도를 처음에는 높은 농도로 하고 점차 낮은 농도로 변화를 주면서 캐패시터홀 형성용 PSG막(24)을 기판전면에 증착한다. 예컨대 인의 농도변화를 3단계로 주면서 PSG막을 증착한다고 할 때 첫번째로 인을 10~20%로 유지하면서 제1 캐패시터홀 형성용 PSG막(24a)를 형성하고, 그 상부에 인을 8~12%로 유지하면서 제2 캐패시터홀 형성용 PSG막(24b)를 형성하고, 그 상부에 인을 9%이하로 유지하면서 제3 캐패시터홀 형성용 PSG막(24c)를 증착할 수 있다. 여기서 캐패시터홀 형성용 PSG막을 인의 농도를 2단계로 변화시키면서 증팍할 수 있다.

PSG막은 인의 농도가 높을 수록 습식식각이 잘되는 특성을 가지고 있는데, 프로파일 개선을 위해서는 콘택플러그(23)과 접하게 되는 제1 캐패시터홀 형성용 PSG막(24a)은 인의 농도를 높여 증착하고, 그 상부에 형성되는 제2 및 제3 캐패시터홀 형성용 PSG막(24b,24c)은 인의 농도를 점차 낮게 해서 증착함으로서, 후속 고 온 열공정에서 인의 확산현상은 줄일 수 있게 되고, 캐패시터홀 형성용 PSG막(24)을 습식식각으로 제거할 때에도 캐패시터홀 바닥까지 식각이 잘될 수 있는 것이다.

또한, 4개의 챔버에서 각각 웨이퍼의 1/4씩 공정을 나누어서 막을 증착하게 되는 4헤드 증착하는 방식을 이용하는 제조공정이라면, 첫번째 챔버에서 인을 고농도로 유지하면서 기판전면에 PSG막을 증착하고, 2,3번째 챔버에서 인을 중간농도로 유지하면서 PSG막을 증착하고, 네번째 챔버에서는 인을 저농도로 유지하면서 PSG막을 증착할 수 있다.

이어서 도4c에 도시된 바와 같이, 캐패시터홀 형성용 PSG막(24) 상부에 캐패시터홀 형성용 절연막(25)을 TEOS막으로 형성한다. 이어서 그 상부에 캐패시터홀 형성을 위한 식각방지용 하드마스크 패턴(26)을 형성한다. 여기서 식각방지용 하드마스크 패턴(26)은 TiN막 또는 폴리실리콘막을 사용할 수 있으며, TiN막을 식각방지용 하드마스크 패턴(26)으로 사용하는 것이 바람직하다. 이는 TiN막으로 하드마스크 패턴을 형성하는 공정온도가 폴리시리콘막을 이용하여 하드마스크 패턴을 형성하는 공정보다 낮기 때문에 인의 확산을 저하시킬 수 있기 때문이다.

이어서 도4d에 도시된 바와 같이, 식각방지용 하드마스크 패턴(26)을 식각 마스크로 하고, 건식식각 공정을 이용하여, 캐패시터홀 형성용 절연막(25)을 선택적으로 식각하여 캐패시터홀(27)을 형성한다. 이 때에 통상 400 ~ 500℃의 고온에서 식각공정을 진행하게 되는데, 이로 인해 전술한 바와 같이 캐패시터홀 형성용 PSG막(24)의 인이 확산하게 되지만, 이 때에는 높이 별로 인의 농도가 다르게 되므로 확산하는 정도가 심하지 않게 된다.

이어서 도4e에 도시된 바와 같이, 에치백(etch-back) 공정을 이용해서 식각방지용 하드마스크 패턴(15)을 제거한다. 이 때에도 약 540℃ 정도의 고온에서 공정을 진행하게 되는데, 이로 인해 전술한 바와 같이 캐패시터홀 형성용 PSG막(24)의 인이 확산하게 되지만, 이 때에는 높이 별로 인의 농도가 다르게 되므로 확산하는 정도가 심하지 않게 된다.

이어서 도4f에 도시된 바와 같이, 습식식각공정을 이용하여 캐패시홀 형성용 PSG막(24)을 콘택플러그(23)가 노출되도록 선택적으로 제거하여 캐패시터홀(27')를 형성한다. 전술한 바와 같이 캐패시터홀 형성용 PSG막(24)이 높이가 높아질수록 인의 농도가 적게 증착되었기 때문에 고온 건식식각공정 또는 하드마스크 패턴 제거공정등에서 필요한 고온열공정으로 인한 인의 확산 정도가 심하지 않게 되고, 이로 인해 습식식각공정으로 형성된 캐패시터홀 하단부의 프로파일 특성이 좋아지게 된다.

이어서 도4g에 도시된 바와같이, 캐패시터홀(27') 내부에 하부전극(28을 형성하고, 그 상부에 유전체 박막(29) 및 상부전극(30)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

전술한 실시예에서는 콘케이브형의 캐패시터를 제조하는 것을 예를 들어 설명하였으나, 실린더형의 캐패시터를 제조할 때에도 본 발명을 적용하는 것이 가능 하다.

본 발명에 의해 고집적 반도체 장치에서 캐패시터를 제조하기 위한 캐패시터홀을 안정적으로 형성할 수 있어 신뢰성 있는 캐패시터제조가 가능한다.

Claims (6)

1. 기판상에 높이가 높아질수록 인의 농도를 점차적으로 낮게하면서 캐패시터홀 형성용 PSG막을 형성하는 단계;

   상기 캐패시터홀 형성용 PSG막 상에 캐패시터홀 절연막을 형성하는 단계;

   상기 캐패시터홀 절연막상에 캐패시터홀 형성을 위한 하드마스크 패턴을 형성하는 단계;

   상기 하드마스크 패턴을 식각베리어로 하여 상기 캐패시터홀 형성용 절연막을 선택적으로 제거하여 오목부를 형성하는 단계;

   상기 하드마스크 패턴을 제거하는 단계;

   상기 오목부의 하단부에 형성된 캐패시터홀 형성용 PSG막을 선택적으로 제거하여 캐패시터홀을 형성하는 단계;

   상기 캐패시터홀 내부에 하부전극을 형성하는 단계; 및

   상기 하부전극상에 유전체박막 및 상부전극을 차례로 형성하는 단계

   를 포함하는 반도체 장치의 캐패시터 제조방법.
2. 제 1 항에 있어서,

   상기 캐패시터홀 형성용 PSG막을 형성하는 단계는,

   인의 농도가 10~20%인 제1 캐패시터홀 형성용 PSG막을 형성하는 단계;

   인의 농도가 8~12%인 제2 캐패시터홀 형성용 PSG막를 형성하는 단계; 및

   인의 농도가 9%인 제3 캐패시터홀 형성용 PSG막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
3. 제 1 항에 있어서,

   상기 캐패시터홀 형성용 PSG막을 형성하는 단계는,

   소정 두께의 제1 캐패시터홀 형성용 PSG막을 형성하는 단계; 및

   상기 제1 캐패시터 형성용 PSG막보다 인의 농도가 낮은 제2 캐패시터홀 형성용 PSG막를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
4. 제 1 항에 있어서,

   상기 하드마스크 패턴은 폴리실리콘막 또는 티타늄나이트라인드막으로 형성하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
5. 제 1 항에 있어서,

   상기 하부전극상에 유전체박막 및 상부전극을 차례로 형성하기 전에, 상기 캐패시터홀 형성용 PSG막 및 상기 캐패시터홀 형성용 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
6. 제 1 항에 있어서,

   상기 캐패시터홀 형성용 절연막은 TEOS막인 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.

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