JP4526736B2 - 半導体素子の形成方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明はDRAM(Dynamic Random Access Memory)セル(Cell)のストレージノードの形成方法に関し、さらには8000Å以上のシリコン酸化膜を鋳型で使用するストレージノードの形成方法に関する。
【0002】
【従来の技術】
半導体装置の素子高集積化に従って、DRAMセルでキャパシタが占める面積が縮まりつつある。従って、キャパシタの容量を増やす様々な方法が開発されつつある。このような方法のうち、幅広く使用される方法はセルのストレージキャパシタをビットライン上に上げて高く形成して、表面積を広めるCOB(Capacitor On Bit Line)タイプのストレージ形成方法である。
【0003】
COBタイプの初期にはポリシリコン層を高く積層し、エッチングして、表面積を広める単純スタック型が使用されていた。しかし、近年、鋳型層(molding layer)酸化膜を積層し、コンタクトプラグが現れるように酸化膜にホールを形成し、その上にコンフォーマルに導電層を形成してコンタクトプラグと連結するシリンダー型のストレージノードを形成する方法が幅広く使用されている。
【0004】
しかし、半導体装置の素子高集積化に従って、シリンダー型のストレージノードのアスペクト比(aspect ratio)が非常に高くなって、理想的なシリンダー型のストレージノードを形成にしくい。理想的なシリンダー型のストレージノードを形成にしくい主な理由の1つは、鋳型層酸化膜を狭く、深くエッチングしにくいためである。図1は従来の大アスペクト比(aspect ratio)を有する鋳型膜20のエッチング形態の問題を示す図である。スロップエッチ(slop etch)傾向の深化に従ってエッチング深さが増加するほど、エッチングホール18の幅は急速に狭くなる。ひどい場合、下部のストレージコンタクトプラグ25を現す段階では、幅が狭くなることによってコンタクトプラグ25がほとんど現れなかったり、狭い面積だけが現れる形態になる。
【0005】
鋳型膜20でエッチングによって形成されるエッチングホール18の幅が狭くなると、鋳型膜上に積層された導電層22のコンタクトプラグ25との電気接続を妨害する極段的な問題の他にも、導電層22で形成されるストレージノードの表面積を狭くして容量を減少させる一般的な問題点がある。
【0006】
従来技術においてもスロップエッチに対する論議が幅広くなされている。本発明に関連した従来技術上の問題点とは関係ないが、日本特許公開公報第08-321542号によると、層間絶縁膜を形成することにおいて、下部にBPSG(Boro Phospho Silicate Glass)のようにエッチング速度が相対的に大きい膜を使用し、上部にシリコン窒化膜のようにエッチング速度が相対的に小さい膜を使用し、コンタクトホールエッチングで意図的にスロップエッチを利用している。この例では、シリコン窒化膜はエッチング条件によってポリマーが発生して、スロップがひどく形成され、必要によってシリコン窒化膜を配置して、上部には大きな幅のコンタクトホールを形成し、中間部又は下部には所定幅ほどコンタクトホールを狭くして工程のマージンを増やしている。
【0007】
しかし、このような従来技術はむしろスロップエッチを利用するものであり、スロップエッチによる問題点を防止するための目的とはむしろ対置される技術である。そして、このような従来技術の例で比較的にエッチング速度が大きいというTEOSTetra Ethylene Ortho Silicate)膜も本発明の問題部位をなすストレージノードの形成のための鋳型用酸化膜で使用されると、スロップエッチ傾向による問題点を解決できない。
【0008】
【発明が解決しようとする課題】
従って、本発明の目的は、前記のような8000Å以上厚みの鋳型層酸化膜を採択するCOBタイプのシリンダー型ストレージノード形成においての問題点を解決し、鋳型層酸化膜に均等な幅のストレージノードホールを形成できるストレージノードの形成方法を提供することにある。
【0009】
本発明の別の目的は、DRAMセルのストレージキャパシタの容量を装置のデザイン値に維持できるストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってストレージノードホールの底面にストレージコンタクトプラグが現れない問題点を除去し、ストレージコンタクトプラグとの電気的な接続を確保できるストレージノードの形成方法を提供することにある。
【0010】
又、本発明の別の目的は、下層に普通使用されるPE−TEOS(Plasma Enhanced Tetra Ethylene Ortho Silicate)に比べてエッチング率が高い膜を使用して全体的なエッチングの時間を縮め、効率を高め得るストレージノードの形成方法を提供することにある。
【0011】
【課題を解決するための手段】
前述の目的を達成するための本発明は、COBタイプシリンダー型のストレージノードを含む半導体素子の形成において、活性領域のソース及びドレイン部分にSACパッドを形成し、SACパッド上にストレージコンタクトプラグを形成し、ストレージノードに対する鋳型層を2以上の多層シリコン酸化膜でストレージコンタクトプラグ上に順次に積層して8000Å以上に形成し、多層シリコン酸化膜のうち相対的に下層をなすシリコン酸化膜のエッチング速度が上層をなすシリコン酸化膜のエッチング速度に比べて相対的に速いように膜を配置し、多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、ストレージノードホール内にストレージノードを形成することを特徴とする。
【0012】
望ましくは、下層膜はBPSG膜又はプラズマ印加型酸化膜で形成し、上層膜にはPE−TEOS膜を利用する。
又、本発明は鋳型層をなすシリコン酸化膜の厚みが少なくとも8000Å以上であって、一般的には20000Å以上になる場合、効果的である。
【0013】
【発明の実施の形態】
以下、本発明の実施例を添付した図面を参照して詳細に説明する。
図2に示すように、DRAMセルの形成のためにMOSトランジスタが形成された基板10に、ゲートパターン11の間の空間を充填する第1層間絶縁膜13を蒸着形成する。そして、第1層間絶縁膜13に対する自己整合方式を加えたパターニングと導電層積層及び平坦化とによって、SACパッド(Self Aligned Contact Pad)15が活性領域のソース及びドレイン部分に形成される。
【0014】
続いて、SACパッド15が形成された基板10に第2層間絶縁膜17を蒸着し、図には示されないが、ビットラインコンタクトホールをパターニングによって形成する。その結果、ビットラインコンタクトパッドが現れる。そして、導電層積層とパターニングによってビットラインコンタクトプラグと共にビットラインが形成される。
【0015】
図3に示すように、図示されていないビットライン上に第3層間絶縁膜19が形成される。第3層間絶縁膜19上にエッチング阻止膜21がシリコン窒化膜から形成される。エッチング阻止膜21は50から500Åの厚みで薄く形成される。そして、パターニングによって、第3層間絶縁膜19及び第2層間絶縁膜17を貫通するストレージコンタクト用SACパッド15を現すストレージコンタクトホール23が形成される。ストレージコンタクトホール23が形成された基板10にはストレージコンタクトホール23を充填するようにポリシリコン層が積層され、エッチング阻止膜21上に積層されたポリシリコンは平坦化エッチング作業によって除去され、ストレージコンタクトプラグ25だけが残る。
【0016】
図4に示すように、ストレージコンタクトプラグ25を含みシリコン窒化膜で形成されたエッチング阻止膜21上に、シリコン酸化膜で形成された鋳型膜30が形成される。先ず、BPSG膜27又はプラズマ印加酸化膜(PE−Ox)が16000Å形成される。続いてPE−TEOS膜29が積層される。BPSG膜27はPE−TEOS膜29に比べて湿式又は乾式に対して高エッチング選択性を有する。従って、PE−TEOS膜29に10000又は20000Å以上の深さでエッチングがなされ、BPSG膜27が現れると、エッチングが加速され、同一膜質でスロップエッチによってストレージノードホールの幅が縮まる現象を顕著に減少させ得る。
【0017】
BPSG膜は常圧400℃の温度で、TEB(tri-ethyl borate)/TMOP(tri-methyl ortho phosphate)=12.5slm/5.9slm(standard liter per minute)又はTEB/TMOP=11.3slm/5.2slmの条件で形成され得り、プラズマ印加酸化膜は圧力:2.2Torr(290Pa)、温度:400℃、ヘッドとウェーハのギャップ:535mils、ソースガス:SiH4 115sccm(standard cubic centimeter per minute)、N2O1700sccm、印加電力:295Wの条件で形成され得る。
【0018】
PE−TEOS膜は温度:390℃、圧力:2.4Torr(320Pa)、酸素流量:10.0slm、TEOS流量:1.8slm、印加電力:最大650から最小450Wの条件で10000又は20000Åの厚みに形成され得る。
図5を参照すると、既に形成されたBPSG膜27とPE−TEOS膜29には酸化膜エッチングによってストレージノードホール31が形成される。酸化膜エッチングによって現れるエッチング阻止膜21もエッチングによって除去する。従って、ストレージノードホール31の底面にはストレージコンタクトプラグ25が現れる。
【0019】
この時、酸化膜エッチングはフォトレジストを利用したパターンを鋳型膜30上に形成した状態でなされる。フォトレジストの形成の前に普通シリコン窒化膜又はシリコン窒酸化膜等の反射防止膜(ARC:Aati Reflection Coating)を使用することを前提すると、一番目の段階は反射防止膜エッチング及びポリマー付着段階である。反射防止膜エッチング及びポリマー付着段階は圧力:50mTorr(6.7Pa)、プラズマ形成のためのソースパワー(source power):1200Ws、プラズマ粒子の加速のためのバイアスパワー(bias power):1500Wb、ソースガス体積比:40CH22:1002:300Ar:40CHF3の条件で80秒間なされる。
【0020】
そして、二番目の段階はストレージノードホールエッチング段階として、圧力:20mTorr(2.7Pa)、ソースパワー:900Ws、バイアスパワー:1500Wb、ソースガス混合比:15C58:1502:500Arの条件で5分間なされる。この時、使用されるエッチング装備はTEL社のSCCM(又はAIEM)装備である。
【0021】
前述のような段階的なエッチングによって、鋳型膜30をなす26000又は36000Å厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホール31が形成される。第3層間絶縁膜19上にあるエッチング阻止膜21も共にエッチングする。ストレージノードホール31が形成された後、ストレージノードホール31のエッチングのためのフォトレジストパターンを除去する。
【0022】
図6に示すように、形成された深いストレージノードホール31にポリシリコンをコンフォーマルに積層し、鋳型膜30上面に積層されたポリシリコン層をエッチングしてストレージノード33の分離を実施する。より詳細には、ストレージノードホール31が大アスペクト比を有するので、ストレージノードホール31を形成しにくく、ストレージノード33を形成しにくい。先ず、ストレージノードホール31を形成した状態でポリシリコン層は狭い隙間にもよく積層されて充填されるので、ストレージノード層を積層するのはあまり難しくない。
【0023】
鋳型膜30をなすシリコン酸化膜を現すためにそのままエッチングを実施する場合、ストレージノードホール31底面に積層されたポリシリコン層も共にエッチングされてストレージノード33とストレージコンタクトプラグ25の電気接続が問題になり、エッチバックには適合しない。しかし、狭い隙間にシリコン酸化膜を充填するのは非常に難しいので、シリコン酸化膜を充填しエッチングする方法も使用しにくい。
【0024】
そこで、ポリシリコン層を薄く形成し、ストレージノードホール31の狭い隙間を充填しない状態で、CMPで鋳型膜30上層のポリシリコン層を除去する方法が考えられる。しかし、このような方法は後続工程でパーチクルの問題を誘発し易いので、基板にフォトレジストを塗布して狭い隙間を充填した後、平坦化エッチングによってフォトレジスト層とポリシリコン層を共に除去してノード分離をする方法が望ましい。
【0025】
この時、平坦化エッチングとして、先ず、フォトレジストを酸素プラズマを利用してエッチングするアッシングに続けて、ポリシリコン層が鋳型膜上に現れる段階でポリシリコンとフォトレジストに対する選択性がないCMP又は他の非等方性エッチングを使用できる。ノード分離がなされると、狭い隙間を充填しているフォトレジスト35はストリッピングによって除去され得る。
【0026】
そして、後続工程では、図7のように、分離されたストレージノード33上にキャパシタ誘電膜37を積層する。そして、プレート電極39で使用するためにポリシリコン層を積層して、キャパシタの対向電極構造を完成する。分離されたストレージノード33上にキャパシタ誘電膜37を積層する前に、先ずHSG(Hemi Spherical Grain)を形成し、ストレージノード33の表面積を増やす方法を使用できる。
【0027】
前述の例では、下層のPE−Ox又はBPSGと上層のPE−TEOS膜との組合わせだけに限定して説明したが、本発明はこのような例に限られない。下層のエッチング選択性、即ち、エッチング速度が大きい他の酸化膜の組合わせも選択できる。
又、2層ではない多層シリコン酸化膜で鋳型膜を構成し、その不純物成分と形成条件を異にして、上層であるほどエッチング速度が下がるように構成する方法を使用することもできる。
【0028】
【発明の効果】
本発明によると、8000Å以上鋳型膜をエッチングしてストレージノードホールを形成し、ここにポリシリコン層を積層してシリンダー型ストレージノードを形成する方法を使用するDRAMの製造において、ストレージノードホールの形成の時、スロップエッチ傾向を緩和させ得るので、コンタクトプラグを露出させるエッチングを効率的にできる。そして、コーン型ではない正常的なシリンダー型ストレージノードを形成して、ストレージ容量を設計された値に確保できる。
【図面の簡単な説明】
【図1】従来のストレージノードの形成方法においての問題点を示す断面図である。
【図2】本発明の一実施例によるストレージノードの形成の段階(一)を示す断面図である。
【図3】本発明の一実施例によるストレージノードの形成の段階(二)を示す断面図である。
【図4】本発明の一実施例によるストレージノードの形成の段階(三)を示す断面図である。
【図5】本発明の一実施例によるストレージノードの形成の段階(四)を示す断面図である。
【図6】本発明の一実施例によるストレージノードの形成の段階(五)を示す断面図である。
【図7】本発明の一実施例によるストレージノードの形成の段階(六)を示す断面図である。
【符号の説明】
10 基板
11 ゲートパターン
13 第1層間絶縁膜
15 SACパッド
17 第2層間絶縁膜
18 エッチングホール
19 第3層間絶縁膜
20 鋳型膜
21 エッチング阻止膜
22 導電層
23 コンタクトホール
25 コンタクトプラグ
27 BPSG膜
29 PE−TEOS膜
30 鋳型膜
31 ストレージノードホール
33 ストレージノード
35 フォトレジスト
37 誘電膜
39 プレート電極

Claims (6)

  1. DRAMセルにCOBタイプのシリンダー型のストレージノードを含む半導体素子を形成する方法であって、
    活性領域のソース及びドレイン部分にSACパッドを形成し、前記SACパッド上にストレージコンタクトプラグを形成し、
    前記ストレージノードに対する鋳型層は、2以上の多層シリコン酸化膜を順次に前記ストレージコンタクトプラグ上に積層して厚みが8000Å以上になるように形成し、
    前記多層シリコン酸化膜のうち相対的に下層をなす下層シリコン酸化膜のエッチング速度が上層をなす上層シリコン酸化膜のエッチング速度に比べて相対的に速いように上下層シリコン酸化膜を配置し、
    前記多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、前記鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、
    前記ストレージノードホール内にストレージノードを形成することを特徴とする半導体素子の形成方法。
  2. 前記ストレージコンタクトプラグを形成することは、
    前記SACパッド上に層間絶縁膜を形成し、前記層間絶縁膜上にエッチング阻止膜を形成して、パターニングを通じて前記エッチング阻止膜と前記層間絶縁膜を貫通するストレージコンタクト用SACパッドを現すストレージコンタクトホールを形成し、前記ストレージコンタクトホールを充填するようにポリシリコン層を積層し、前記エッチング阻止膜上に積層されたポリシリコンは平坦化エッチング作業を通じて除去することを含むことを特徴とする請求項1に記載の半導体素子の形成方法。
  3. 前記下層シリコン酸化膜はBPSGで形成し、前記上層シリコン酸化膜はPE−TEOSで形成することを特徴とする請求項1に記載の半導体素子の形成方法。
  4. 前記BPSGの膜はTEB/TMOP=12.5slm/5.9slm又はTEB/TMOP=11.3slm/5.2slmの条件で形成されることを特徴とする請求項3に記載の半導体素子の形成方法。
  5. 前記下層シリコン酸化膜はPE−Oxで形成し、前記上層シリコン酸化膜はPE−TEOSで形成することを特徴とする請求項1に記載の半導体素子の形成方法。
  6. 前記鋳型層の厚みを20000Å以上に形成することを特徴とする請求項1に記載の半導体素子の形成方法。
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