JP4526736B2 - 半導体素子の形成方法 - Google Patents
半導体素子の形成方法 Download PDFInfo
- Publication number
- JP4526736B2 JP4526736B2 JP2001171074A JP2001171074A JP4526736B2 JP 4526736 B2 JP4526736 B2 JP 4526736B2 JP 2001171074 A JP2001171074 A JP 2001171074A JP 2001171074 A JP2001171074 A JP 2001171074A JP 4526736 B2 JP4526736 B2 JP 4526736B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- etching
- silicon oxide
- storage node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 238000003860 storage Methods 0.000 claims description 83
- 238000005530 etching Methods 0.000 claims description 63
- 239000010410 layer Substances 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 5
- 229920000642 polymer Polymers 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 3
- AJSTXXYNEIHPMD-UHFFFAOYSA-N triethyl borate Chemical compound CCOB(OCC)OCC AJSTXXYNEIHPMD-UHFFFAOYSA-N 0.000 description 3
- WVLBCYQITXONBZ-UHFFFAOYSA-N trimethyl phosphate Chemical compound COP(=O)(OC)OC WVLBCYQITXONBZ-UHFFFAOYSA-N 0.000 description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はＤＲＡＭ（Dynamic Random Access Memory）セル（Cell）のストレージノードの形成方法に関し、さらには８０００Å以上のシリコン酸化膜を鋳型で使用するストレージノードの形成方法に関する。
【０００２】
【従来の技術】
半導体装置の素子高集積化に従って、ＤＲＡＭセルでキャパシタが占める面積が縮まりつつある。従って、キャパシタの容量を増やす様々な方法が開発されつつある。このような方法のうち、幅広く使用される方法はセルのストレージキャパシタをビットライン上に上げて高く形成して、表面積を広めるＣＯＢ（Capacitor On Bit Line）タイプのストレージ形成方法である。
【０００３】
ＣＯＢタイプの初期にはポリシリコン層を高く積層し、エッチングして、表面積を広める単純スタック型が使用されていた。しかし、近年、鋳型層（molding layer）酸化膜を積層し、コンタクトプラグが現れるように酸化膜にホールを形成し、その上にコンフォーマルに導電層を形成してコンタクトプラグと連結するシリンダー型のストレージノードを形成する方法が幅広く使用されている。
【０００４】
しかし、半導体装置の素子高集積化に従って、シリンダー型のストレージノードのアスペクト比（aspect ratio）が非常に高くなって、理想的なシリンダー型のストレージノードを形成にしくい。理想的なシリンダー型のストレージノードを形成にしくい主な理由の１つは、鋳型層酸化膜を狭く、深くエッチングしにくいためである。図１は従来の大アスペクト比（aspect ratio）を有する鋳型膜２０のエッチング形態の問題を示す図である。スロップエッチ（slop etch）傾向の深化に従ってエッチング深さが増加するほど、エッチングホール１８の幅は急速に狭くなる。ひどい場合、下部のストレージコンタクトプラグ２５を現す段階では、幅が狭くなることによってコンタクトプラグ２５がほとんど現れなかったり、狭い面積だけが現れる形態になる。
【０００５】
鋳型膜２０でエッチングによって形成されるエッチングホール１８の幅が狭くなると、鋳型膜上に積層された導電層２２のコンタクトプラグ２５との電気接続を妨害する極段的な問題の他にも、導電層２２で形成されるストレージノードの表面積を狭くして容量を減少させる一般的な問題点がある。
【０００６】
従来技術においてもスロップエッチに対する論議が幅広くなされている。本発明に関連した従来技術上の問題点とは関係ないが、日本特許公開公報第08-321542号によると、層間絶縁膜を形成することにおいて、下部にＢＰＳＧ（Boro Phospho Silicate Glass）のようにエッチング速度が相対的に大きい膜を使用し、上部にシリコン窒化膜のようにエッチング速度が相対的に小さい膜を使用し、コンタクトホールエッチングで意図的にスロップエッチを利用している。この例では、シリコン窒化膜はエッチング条件によってポリマーが発生して、スロップがひどく形成され、必要によってシリコン窒化膜を配置して、上部には大きな幅のコンタクトホールを形成し、中間部又は下部には所定幅ほどコンタクトホールを狭くして工程のマージンを増やしている。
【０００７】
しかし、このような従来技術はむしろスロップエッチを利用するものであり、スロップエッチによる問題点を防止するための目的とはむしろ対置される技術である。そして、このような従来技術の例で比較的にエッチング速度が大きいというＴＥＯＳTetra Ethylene Ortho Silicate）膜も本発明の問題部位をなすストレージノードの形成のための鋳型用酸化膜で使用されると、スロップエッチ傾向による問題点を解決できない。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、前記のような８０００Å以上厚みの鋳型層酸化膜を採択するＣＯＢタイプのシリンダー型ストレージノード形成においての問題点を解決し、鋳型層酸化膜に均等な幅のストレージノードホールを形成できるストレージノードの形成方法を提供することにある。
【０００９】
本発明の別の目的は、ＤＲＡＭセルのストレージキャパシタの容量を装置のデザイン値に維持できるストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってストレージノードホールの底面にストレージコンタクトプラグが現れない問題点を除去し、ストレージコンタクトプラグとの電気的な接続を確保できるストレージノードの形成方法を提供することにある。
【００１０】
又、本発明の別の目的は、下層に普通使用されるＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethylene Ortho Silicate）に比べてエッチング率が高い膜を使用して全体的なエッチングの時間を縮め、効率を高め得るストレージノードの形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前述の目的を達成するための本発明は、ＣＯＢタイプシリンダー型のストレージノードを含む半導体素子の形成において、活性領域のソース及びドレイン部分にＳＡＣパッドを形成し、ＳＡＣパッド上にストレージコンタクトプラグを形成し、ストレージノードに対する鋳型層を２以上の多層シリコン酸化膜でストレージコンタクトプラグ上に順次に積層して８０００Å以上に形成し、多層シリコン酸化膜のうち相対的に下層をなすシリコン酸化膜のエッチング速度が上層をなすシリコン酸化膜のエッチング速度に比べて相対的に速いように膜を配置し、多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、ストレージノードホール内にストレージノードを形成することを特徴とする。
【００１２】
望ましくは、下層膜はＢＰＳＧ膜又はプラズマ印加型酸化膜で形成し、上層膜にはＰＥ−ＴＥＯＳ膜を利用する。
又、本発明は鋳型層をなすシリコン酸化膜の厚みが少なくとも８０００Å以上であって、一般的には２００００Å以上になる場合、効果的である。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を添付した図面を参照して詳細に説明する。
図２に示すように、ＤＲＡＭセルの形成のためにＭＯＳトランジスタが形成された基板１０に、ゲートパターン１１の間の空間を充填する第１層間絶縁膜１３を蒸着形成する。そして、第１層間絶縁膜１３に対する自己整合方式を加えたパターニングと導電層積層及び平坦化とによって、ＳＡＣパッド（Self Aligned Contact Pad）１５が活性領域のソース及びドレイン部分に形成される。
【００１４】
続いて、ＳＡＣパッド１５が形成された基板１０に第２層間絶縁膜１７を蒸着し、図には示されないが、ビットラインコンタクトホールをパターニングによって形成する。その結果、ビットラインコンタクトパッドが現れる。そして、導電層積層とパターニングによってビットラインコンタクトプラグと共にビットラインが形成される。
【００１５】
図３に示すように、図示されていないビットライン上に第３層間絶縁膜１９が形成される。第３層間絶縁膜１９上にエッチング阻止膜２１がシリコン窒化膜から形成される。エッチング阻止膜２１は５０から５００Åの厚みで薄く形成される。そして、パターニングによって、第３層間絶縁膜１９及び第２層間絶縁膜１７を貫通するストレージコンタクト用ＳＡＣパッド１５を現すストレージコンタクトホール２３が形成される。ストレージコンタクトホール２３が形成された基板１０にはストレージコンタクトホール２３を充填するようにポリシリコン層が積層され、エッチング阻止膜２１上に積層されたポリシリコンは平坦化エッチング作業によって除去され、ストレージコンタクトプラグ２５だけが残る。
【００１６】
図４に示すように、ストレージコンタクトプラグ２５を含みシリコン窒化膜で形成されたエッチング阻止膜２１上に、シリコン酸化膜で形成された鋳型膜３０が形成される。先ず、ＢＰＳＧ膜２７又はプラズマ印加酸化膜（ＰＥ−Ｏｘ）が１６０００Å形成される。続いてＰＥ−ＴＥＯＳ膜２９が積層される。ＢＰＳＧ膜２７はＰＥ−ＴＥＯＳ膜２９に比べて湿式又は乾式に対して高エッチング選択性を有する。従って、ＰＥ−ＴＥＯＳ膜２９に１００００又は２００００Å以上の深さでエッチングがなされ、ＢＰＳＧ膜２７が現れると、エッチングが加速され、同一膜質でスロップエッチによってストレージノードホールの幅が縮まる現象を顕著に減少させ得る。
【００１７】
ＢＰＳＧ膜は常圧４００℃の温度で、ＴＥＢ（tri-ethyl borate）／ＴＭＯＰ（tri-methyl ortho phosphate）＝１２．５ｓｌｍ／５．９ｓｌｍ（standard liter per minute）又はＴＥＢ／ＴＭＯＰ＝１１．３ｓｌｍ／５．２ｓｌｍの条件で形成され得り、プラズマ印加酸化膜は圧力：２．２Ｔｏｒｒ（２９０Ｐａ）、温度：４００℃、ヘッドとウェーハのギャップ：５３５ｍｉｌｓ、ソースガス：ＳｉＨ4 １１５ｓｃｃｍ（standard cubic centimeter per minute）、Ｎ2Ｏ１７００ｓｃｃｍ、印加電力：２９５Wの条件で形成され得る。
【００１８】
ＰＥ−ＴＥＯＳ膜は温度：３９０℃、圧力：２．４Ｔｏｒｒ（３２０Ｐａ）、酸素流量：１０．０ｓｌｍ、ＴＥＯＳ流量：１．８ｓｌｍ、印加電力：最大６５０から最小４５０Wの条件で１００００又は２００００Åの厚みに形成され得る。
図５を参照すると、既に形成されたＢＰＳＧ膜２７とＰＥ−ＴＥＯＳ膜２９には酸化膜エッチングによってストレージノードホール３１が形成される。酸化膜エッチングによって現れるエッチング阻止膜２１もエッチングによって除去する。従って、ストレージノードホール３１の底面にはストレージコンタクトプラグ２５が現れる。
【００１９】
この時、酸化膜エッチングはフォトレジストを利用したパターンを鋳型膜３０上に形成した状態でなされる。フォトレジストの形成の前に普通シリコン窒化膜又はシリコン窒酸化膜等の反射防止膜（ＡＲＣ：Aati Reflection Coating）を使用することを前提すると、一番目の段階は反射防止膜エッチング及びポリマー付着段階である。反射防止膜エッチング及びポリマー付着段階は圧力：５０ｍＴｏｒｒ（６．７Ｐａ）、プラズマ形成のためのソースパワー（source power）：１２００Ｗｓ、プラズマ粒子の加速のためのバイアスパワー（bias power）：１５００Ｗｂ、ソースガス体積比：４０ＣＨ2Ｆ2：１００2：３００Ａｒ：４０ＣＨＦ3の条件で８０秒間なされる。
【００２０】
そして、二番目の段階はストレージノードホールエッチング段階として、圧力：２０ｍＴｏｒｒ（２．７Ｐａ）、ソースパワー：９００Ｗｓ、バイアスパワー：１５００Ｗｂ、ソースガス混合比：１５Ｃ5Ｆ8：１５０2：５００Ａｒの条件で５分間なされる。この時、使用されるエッチング装備はＴＥＬ社のＳＣＣＭ（又はＡＩＥＭ）装備である。
【００２１】
前述のような段階的なエッチングによって、鋳型膜３０をなす２６０００又は３６０００Å厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホール３１が形成される。第３層間絶縁膜１９上にあるエッチング阻止膜２１も共にエッチングする。ストレージノードホール３１が形成された後、ストレージノードホール３１のエッチングのためのフォトレジストパターンを除去する。
【００２２】
図６に示すように、形成された深いストレージノードホール３１にポリシリコンをコンフォーマルに積層し、鋳型膜３０上面に積層されたポリシリコン層をエッチングしてストレージノード３３の分離を実施する。より詳細には、ストレージノードホール３１が大アスペクト比を有するので、ストレージノードホール３１を形成しにくく、ストレージノード３３を形成しにくい。先ず、ストレージノードホール３１を形成した状態でポリシリコン層は狭い隙間にもよく積層されて充填されるので、ストレージノード層を積層するのはあまり難しくない。
【００２３】
鋳型膜３０をなすシリコン酸化膜を現すためにそのままエッチングを実施する場合、ストレージノードホール３１底面に積層されたポリシリコン層も共にエッチングされてストレージノード３３とストレージコンタクトプラグ２５の電気接続が問題になり、エッチバックには適合しない。しかし、狭い隙間にシリコン酸化膜を充填するのは非常に難しいので、シリコン酸化膜を充填しエッチングする方法も使用しにくい。
【００２４】
そこで、ポリシリコン層を薄く形成し、ストレージノードホール３１の狭い隙間を充填しない状態で、ＣＭＰで鋳型膜３０上層のポリシリコン層を除去する方法が考えられる。しかし、このような方法は後続工程でパーチクルの問題を誘発し易いので、基板にフォトレジストを塗布して狭い隙間を充填した後、平坦化エッチングによってフォトレジスト層とポリシリコン層を共に除去してノード分離をする方法が望ましい。
【００２５】
この時、平坦化エッチングとして、先ず、フォトレジストを酸素プラズマを利用してエッチングするアッシングに続けて、ポリシリコン層が鋳型膜上に現れる段階でポリシリコンとフォトレジストに対する選択性がないＣＭＰ又は他の非等方性エッチングを使用できる。ノード分離がなされると、狭い隙間を充填しているフォトレジスト３５はストリッピングによって除去され得る。
【００２６】
そして、後続工程では、図７のように、分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する。そして、プレート電極３９で使用するためにポリシリコン層を積層して、キャパシタの対向電極構造を完成する。分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する前に、先ずＨＳＧ（Hemi Spherical Grain）を形成し、ストレージノード３３の表面積を増やす方法を使用できる。
【００２７】
前述の例では、下層のＰＥ−Ｏｘ又はＢＰＳＧと上層のＰＥ−ＴＥＯＳ膜との組合わせだけに限定して説明したが、本発明はこのような例に限られない。下層のエッチング選択性、即ち、エッチング速度が大きい他の酸化膜の組合わせも選択できる。
又、２層ではない多層シリコン酸化膜で鋳型膜を構成し、その不純物成分と形成条件を異にして、上層であるほどエッチング速度が下がるように構成する方法を使用することもできる。
【００２８】
【発明の効果】
本発明によると、８０００Å以上鋳型膜をエッチングしてストレージノードホールを形成し、ここにポリシリコン層を積層してシリンダー型ストレージノードを形成する方法を使用するＤＲＡＭの製造において、ストレージノードホールの形成の時、スロップエッチ傾向を緩和させ得るので、コンタクトプラグを露出させるエッチングを効率的にできる。そして、コーン型ではない正常的なシリンダー型ストレージノードを形成して、ストレージ容量を設計された値に確保できる。
【図面の簡単な説明】
【図１】従来のストレージノードの形成方法においての問題点を示す断面図である。
【図２】本発明の一実施例によるストレージノードの形成の段階（一）を示す断面図である。
【図３】本発明の一実施例によるストレージノードの形成の段階（二）を示す断面図である。
【図４】本発明の一実施例によるストレージノードの形成の段階（三）を示す断面図である。
【図５】本発明の一実施例によるストレージノードの形成の段階（四）を示す断面図である。
【図６】本発明の一実施例によるストレージノードの形成の段階（五）を示す断面図である。
【図７】本発明の一実施例によるストレージノードの形成の段階（六）を示す断面図である。
【符号の説明】
１０ 基板
１１ ゲートパターン
１３ 第１層間絶縁膜
１５ ＳＡＣパッド
１７ 第２層間絶縁膜
１８ エッチングホール
１９ 第３層間絶縁膜
２０ 鋳型膜
２１ エッチング阻止膜
２２ 導電層
２３ コンタクトホール
２５ コンタクトプラグ
２７ ＢＰＳＧ膜
２９ ＰＥ−ＴＥＯＳ膜
３０ 鋳型膜
３１ ストレージノードホール
３３ ストレージノード
３５ フォトレジスト
３７ 誘電膜
３９ プレート電極
【発明の属する技術分野】
本発明はＤＲＡＭ（Dynamic Random Access Memory）セル（Cell）のストレージノードの形成方法に関し、さらには８０００Å以上のシリコン酸化膜を鋳型で使用するストレージノードの形成方法に関する。
【０００２】
【従来の技術】
半導体装置の素子高集積化に従って、ＤＲＡＭセルでキャパシタが占める面積が縮まりつつある。従って、キャパシタの容量を増やす様々な方法が開発されつつある。このような方法のうち、幅広く使用される方法はセルのストレージキャパシタをビットライン上に上げて高く形成して、表面積を広めるＣＯＢ（Capacitor On Bit Line）タイプのストレージ形成方法である。
【０００３】
ＣＯＢタイプの初期にはポリシリコン層を高く積層し、エッチングして、表面積を広める単純スタック型が使用されていた。しかし、近年、鋳型層（molding layer）酸化膜を積層し、コンタクトプラグが現れるように酸化膜にホールを形成し、その上にコンフォーマルに導電層を形成してコンタクトプラグと連結するシリンダー型のストレージノードを形成する方法が幅広く使用されている。
【０００４】
しかし、半導体装置の素子高集積化に従って、シリンダー型のストレージノードのアスペクト比（aspect ratio）が非常に高くなって、理想的なシリンダー型のストレージノードを形成にしくい。理想的なシリンダー型のストレージノードを形成にしくい主な理由の１つは、鋳型層酸化膜を狭く、深くエッチングしにくいためである。図１は従来の大アスペクト比（aspect ratio）を有する鋳型膜２０のエッチング形態の問題を示す図である。スロップエッチ（slop etch）傾向の深化に従ってエッチング深さが増加するほど、エッチングホール１８の幅は急速に狭くなる。ひどい場合、下部のストレージコンタクトプラグ２５を現す段階では、幅が狭くなることによってコンタクトプラグ２５がほとんど現れなかったり、狭い面積だけが現れる形態になる。
【０００５】
鋳型膜２０でエッチングによって形成されるエッチングホール１８の幅が狭くなると、鋳型膜上に積層された導電層２２のコンタクトプラグ２５との電気接続を妨害する極段的な問題の他にも、導電層２２で形成されるストレージノードの表面積を狭くして容量を減少させる一般的な問題点がある。
【０００６】
従来技術においてもスロップエッチに対する論議が幅広くなされている。本発明に関連した従来技術上の問題点とは関係ないが、日本特許公開公報第08-321542号によると、層間絶縁膜を形成することにおいて、下部にＢＰＳＧ（Boro Phospho Silicate Glass）のようにエッチング速度が相対的に大きい膜を使用し、上部にシリコン窒化膜のようにエッチング速度が相対的に小さい膜を使用し、コンタクトホールエッチングで意図的にスロップエッチを利用している。この例では、シリコン窒化膜はエッチング条件によってポリマーが発生して、スロップがひどく形成され、必要によってシリコン窒化膜を配置して、上部には大きな幅のコンタクトホールを形成し、中間部又は下部には所定幅ほどコンタクトホールを狭くして工程のマージンを増やしている。
【０００７】
しかし、このような従来技術はむしろスロップエッチを利用するものであり、スロップエッチによる問題点を防止するための目的とはむしろ対置される技術である。そして、このような従来技術の例で比較的にエッチング速度が大きいというＴＥＯＳTetra Ethylene Ortho Silicate）膜も本発明の問題部位をなすストレージノードの形成のための鋳型用酸化膜で使用されると、スロップエッチ傾向による問題点を解決できない。
【０００８】
【発明が解決しようとする課題】
従って、本発明の目的は、前記のような８０００Å以上厚みの鋳型層酸化膜を採択するＣＯＢタイプのシリンダー型ストレージノード形成においての問題点を解決し、鋳型層酸化膜に均等な幅のストレージノードホールを形成できるストレージノードの形成方法を提供することにある。
【０００９】
本発明の別の目的は、ＤＲＡＭセルのストレージキャパシタの容量を装置のデザイン値に維持できるストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってストレージノードホールの底面にストレージコンタクトプラグが現れない問題点を除去し、ストレージコンタクトプラグとの電気的な接続を確保できるストレージノードの形成方法を提供することにある。
【００１０】
又、本発明の別の目的は、下層に普通使用されるＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethylene Ortho Silicate）に比べてエッチング率が高い膜を使用して全体的なエッチングの時間を縮め、効率を高め得るストレージノードの形成方法を提供することにある。
【００１１】
【課題を解決するための手段】
前述の目的を達成するための本発明は、ＣＯＢタイプシリンダー型のストレージノードを含む半導体素子の形成において、活性領域のソース及びドレイン部分にＳＡＣパッドを形成し、ＳＡＣパッド上にストレージコンタクトプラグを形成し、ストレージノードに対する鋳型層を２以上の多層シリコン酸化膜でストレージコンタクトプラグ上に順次に積層して８０００Å以上に形成し、多層シリコン酸化膜のうち相対的に下層をなすシリコン酸化膜のエッチング速度が上層をなすシリコン酸化膜のエッチング速度に比べて相対的に速いように膜を配置し、多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、ストレージノードホール内にストレージノードを形成することを特徴とする。
【００１２】
望ましくは、下層膜はＢＰＳＧ膜又はプラズマ印加型酸化膜で形成し、上層膜にはＰＥ−ＴＥＯＳ膜を利用する。
又、本発明は鋳型層をなすシリコン酸化膜の厚みが少なくとも８０００Å以上であって、一般的には２００００Å以上になる場合、効果的である。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を添付した図面を参照して詳細に説明する。
図２に示すように、ＤＲＡＭセルの形成のためにＭＯＳトランジスタが形成された基板１０に、ゲートパターン１１の間の空間を充填する第１層間絶縁膜１３を蒸着形成する。そして、第１層間絶縁膜１３に対する自己整合方式を加えたパターニングと導電層積層及び平坦化とによって、ＳＡＣパッド（Self Aligned Contact Pad）１５が活性領域のソース及びドレイン部分に形成される。
【００１４】
続いて、ＳＡＣパッド１５が形成された基板１０に第２層間絶縁膜１７を蒸着し、図には示されないが、ビットラインコンタクトホールをパターニングによって形成する。その結果、ビットラインコンタクトパッドが現れる。そして、導電層積層とパターニングによってビットラインコンタクトプラグと共にビットラインが形成される。
【００１５】
図３に示すように、図示されていないビットライン上に第３層間絶縁膜１９が形成される。第３層間絶縁膜１９上にエッチング阻止膜２１がシリコン窒化膜から形成される。エッチング阻止膜２１は５０から５００Åの厚みで薄く形成される。そして、パターニングによって、第３層間絶縁膜１９及び第２層間絶縁膜１７を貫通するストレージコンタクト用ＳＡＣパッド１５を現すストレージコンタクトホール２３が形成される。ストレージコンタクトホール２３が形成された基板１０にはストレージコンタクトホール２３を充填するようにポリシリコン層が積層され、エッチング阻止膜２１上に積層されたポリシリコンは平坦化エッチング作業によって除去され、ストレージコンタクトプラグ２５だけが残る。
【００１６】
図４に示すように、ストレージコンタクトプラグ２５を含みシリコン窒化膜で形成されたエッチング阻止膜２１上に、シリコン酸化膜で形成された鋳型膜３０が形成される。先ず、ＢＰＳＧ膜２７又はプラズマ印加酸化膜（ＰＥ−Ｏｘ）が１６０００Å形成される。続いてＰＥ−ＴＥＯＳ膜２９が積層される。ＢＰＳＧ膜２７はＰＥ−ＴＥＯＳ膜２９に比べて湿式又は乾式に対して高エッチング選択性を有する。従って、ＰＥ−ＴＥＯＳ膜２９に１００００又は２００００Å以上の深さでエッチングがなされ、ＢＰＳＧ膜２７が現れると、エッチングが加速され、同一膜質でスロップエッチによってストレージノードホールの幅が縮まる現象を顕著に減少させ得る。
【００１７】
ＢＰＳＧ膜は常圧４００℃の温度で、ＴＥＢ（tri-ethyl borate）／ＴＭＯＰ（tri-methyl ortho phosphate）＝１２．５ｓｌｍ／５．９ｓｌｍ（standard liter per minute）又はＴＥＢ／ＴＭＯＰ＝１１．３ｓｌｍ／５．２ｓｌｍの条件で形成され得り、プラズマ印加酸化膜は圧力：２．２Ｔｏｒｒ（２９０Ｐａ）、温度：４００℃、ヘッドとウェーハのギャップ：５３５ｍｉｌｓ、ソースガス：ＳｉＨ4 １１５ｓｃｃｍ（standard cubic centimeter per minute）、Ｎ2Ｏ１７００ｓｃｃｍ、印加電力：２９５Wの条件で形成され得る。
【００１８】
ＰＥ−ＴＥＯＳ膜は温度：３９０℃、圧力：２．４Ｔｏｒｒ（３２０Ｐａ）、酸素流量：１０．０ｓｌｍ、ＴＥＯＳ流量：１．８ｓｌｍ、印加電力：最大６５０から最小４５０Wの条件で１００００又は２００００Åの厚みに形成され得る。
図５を参照すると、既に形成されたＢＰＳＧ膜２７とＰＥ−ＴＥＯＳ膜２９には酸化膜エッチングによってストレージノードホール３１が形成される。酸化膜エッチングによって現れるエッチング阻止膜２１もエッチングによって除去する。従って、ストレージノードホール３１の底面にはストレージコンタクトプラグ２５が現れる。
【００１９】
この時、酸化膜エッチングはフォトレジストを利用したパターンを鋳型膜３０上に形成した状態でなされる。フォトレジストの形成の前に普通シリコン窒化膜又はシリコン窒酸化膜等の反射防止膜（ＡＲＣ：Aati Reflection Coating）を使用することを前提すると、一番目の段階は反射防止膜エッチング及びポリマー付着段階である。反射防止膜エッチング及びポリマー付着段階は圧力：５０ｍＴｏｒｒ（６．７Ｐａ）、プラズマ形成のためのソースパワー（source power）：１２００Ｗｓ、プラズマ粒子の加速のためのバイアスパワー（bias power）：１５００Ｗｂ、ソースガス体積比：４０ＣＨ2Ｆ2：１００2：３００Ａｒ：４０ＣＨＦ3の条件で８０秒間なされる。
【００２０】
そして、二番目の段階はストレージノードホールエッチング段階として、圧力：２０ｍＴｏｒｒ（２．７Ｐａ）、ソースパワー：９００Ｗｓ、バイアスパワー：１５００Ｗｂ、ソースガス混合比：１５Ｃ5Ｆ8：１５０2：５００Ａｒの条件で５分間なされる。この時、使用されるエッチング装備はＴＥＬ社のＳＣＣＭ（又はＡＩＥＭ）装備である。
【００２１】
前述のような段階的なエッチングによって、鋳型膜３０をなす２６０００又は３６０００Å厚みのシリコン酸化膜には上部幅と下部幅の変化がほぼないストレージノードホール３１が形成される。第３層間絶縁膜１９上にあるエッチング阻止膜２１も共にエッチングする。ストレージノードホール３１が形成された後、ストレージノードホール３１のエッチングのためのフォトレジストパターンを除去する。
【００２２】
図６に示すように、形成された深いストレージノードホール３１にポリシリコンをコンフォーマルに積層し、鋳型膜３０上面に積層されたポリシリコン層をエッチングしてストレージノード３３の分離を実施する。より詳細には、ストレージノードホール３１が大アスペクト比を有するので、ストレージノードホール３１を形成しにくく、ストレージノード３３を形成しにくい。先ず、ストレージノードホール３１を形成した状態でポリシリコン層は狭い隙間にもよく積層されて充填されるので、ストレージノード層を積層するのはあまり難しくない。
【００２３】
鋳型膜３０をなすシリコン酸化膜を現すためにそのままエッチングを実施する場合、ストレージノードホール３１底面に積層されたポリシリコン層も共にエッチングされてストレージノード３３とストレージコンタクトプラグ２５の電気接続が問題になり、エッチバックには適合しない。しかし、狭い隙間にシリコン酸化膜を充填するのは非常に難しいので、シリコン酸化膜を充填しエッチングする方法も使用しにくい。
【００２４】
そこで、ポリシリコン層を薄く形成し、ストレージノードホール３１の狭い隙間を充填しない状態で、ＣＭＰで鋳型膜３０上層のポリシリコン層を除去する方法が考えられる。しかし、このような方法は後続工程でパーチクルの問題を誘発し易いので、基板にフォトレジストを塗布して狭い隙間を充填した後、平坦化エッチングによってフォトレジスト層とポリシリコン層を共に除去してノード分離をする方法が望ましい。
【００２５】
この時、平坦化エッチングとして、先ず、フォトレジストを酸素プラズマを利用してエッチングするアッシングに続けて、ポリシリコン層が鋳型膜上に現れる段階でポリシリコンとフォトレジストに対する選択性がないＣＭＰ又は他の非等方性エッチングを使用できる。ノード分離がなされると、狭い隙間を充填しているフォトレジスト３５はストリッピングによって除去され得る。
【００２６】
そして、後続工程では、図７のように、分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する。そして、プレート電極３９で使用するためにポリシリコン層を積層して、キャパシタの対向電極構造を完成する。分離されたストレージノード３３上にキャパシタ誘電膜３７を積層する前に、先ずＨＳＧ（Hemi Spherical Grain）を形成し、ストレージノード３３の表面積を増やす方法を使用できる。
【００２７】
前述の例では、下層のＰＥ−Ｏｘ又はＢＰＳＧと上層のＰＥ−ＴＥＯＳ膜との組合わせだけに限定して説明したが、本発明はこのような例に限られない。下層のエッチング選択性、即ち、エッチング速度が大きい他の酸化膜の組合わせも選択できる。
又、２層ではない多層シリコン酸化膜で鋳型膜を構成し、その不純物成分と形成条件を異にして、上層であるほどエッチング速度が下がるように構成する方法を使用することもできる。
【００２８】
【発明の効果】
本発明によると、８０００Å以上鋳型膜をエッチングしてストレージノードホールを形成し、ここにポリシリコン層を積層してシリンダー型ストレージノードを形成する方法を使用するＤＲＡＭの製造において、ストレージノードホールの形成の時、スロップエッチ傾向を緩和させ得るので、コンタクトプラグを露出させるエッチングを効率的にできる。そして、コーン型ではない正常的なシリンダー型ストレージノードを形成して、ストレージ容量を設計された値に確保できる。
【図面の簡単な説明】
【図１】従来のストレージノードの形成方法においての問題点を示す断面図である。
【図２】本発明の一実施例によるストレージノードの形成の段階（一）を示す断面図である。
【図３】本発明の一実施例によるストレージノードの形成の段階（二）を示す断面図である。
【図４】本発明の一実施例によるストレージノードの形成の段階（三）を示す断面図である。
【図５】本発明の一実施例によるストレージノードの形成の段階（四）を示す断面図である。
【図６】本発明の一実施例によるストレージノードの形成の段階（五）を示す断面図である。
【図７】本発明の一実施例によるストレージノードの形成の段階（六）を示す断面図である。
【符号の説明】
１０ 基板
１１ ゲートパターン
１３ 第１層間絶縁膜
１５ ＳＡＣパッド
１７ 第２層間絶縁膜
１８ エッチングホール
１９ 第３層間絶縁膜
２０ 鋳型膜
２１ エッチング阻止膜
２２ 導電層
２３ コンタクトホール
２５ コンタクトプラグ
２７ ＢＰＳＧ膜
２９ ＰＥ−ＴＥＯＳ膜
３０ 鋳型膜
３１ ストレージノードホール
３３ ストレージノード
３５ フォトレジスト
３７ 誘電膜
３９ プレート電極
Claims (6)
- ＤＲＡＭセルにＣＯＢタイプのシリンダー型のストレージノードを含む半導体素子を形成する方法であって、
活性領域のソース及びドレイン部分にＳＡＣパッドを形成し、前記ＳＡＣパッド上にストレージコンタクトプラグを形成し、
前記ストレージノードに対する鋳型層は、２以上の多層シリコン酸化膜を順次に前記ストレージコンタクトプラグ上に積層して厚みが８０００Å以上になるように形成し、
前記多層シリコン酸化膜のうち相対的に下層をなす下層シリコン酸化膜のエッチング速度が上層をなす上層シリコン酸化膜のエッチング速度に比べて相対的に速いように上下層シリコン酸化膜を配置し、
前記多層シリコン酸化膜上に窒化物を含む反射防止膜を形成した後、反射防止膜エッチング及びポリマー付着段階とストレージノードホールエッチング段階との段階的なエッチングを通じて、前記鋳型層に上部幅と下部幅の変化がないストレージノードホールを形成し、
前記ストレージノードホール内にストレージノードを形成することを特徴とする半導体素子の形成方法。 - 前記ストレージコンタクトプラグを形成することは、
前記ＳＡＣパッド上に層間絶縁膜を形成し、前記層間絶縁膜上にエッチング阻止膜を形成して、パターニングを通じて前記エッチング阻止膜と前記層間絶縁膜を貫通するストレージコンタクト用ＳＡＣパッドを現すストレージコンタクトホールを形成し、前記ストレージコンタクトホールを充填するようにポリシリコン層を積層し、前記エッチング阻止膜上に積層されたポリシリコンは平坦化エッチング作業を通じて除去することを含むことを特徴とする請求項１に記載の半導体素子の形成方法。 - 前記下層シリコン酸化膜はＢＰＳＧで形成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形成することを特徴とする請求項１に記載の半導体素子の形成方法。
- 前記ＢＰＳＧの膜はＴＥＢ／ＴＭＯＰ＝１２．５ｓｌｍ／５．９ｓｌｍ又はＴＥＢ／ＴＭＯＰ＝１１．３ｓｌｍ／５．２ｓｌｍの条件で形成されることを特徴とする請求項３に記載の半導体素子の形成方法。
- 前記下層シリコン酸化膜はＰＥ−Ｏｘで形成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形成することを特徴とする請求項１に記載の半導体素子の形成方法。
- 前記鋳型層の厚みを２００００Å以上に形成することを特徴とする請求項１に記載の半導体素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0039318A KR100375221B1 (ko) | 2000-07-10 | 2000-07-10 | 스토리지 노드 형성방법 |
| KR2000P39318 | 2000-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043437A JP2002043437A (ja) | 2002-02-08 |
| JP4526736B2 true JP4526736B2 (ja) | 2010-08-18 |
Family
ID=19677142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001171074A Expired - Lifetime JP4526736B2 (ja) | 2000-07-10 | 2001-06-06 | 半導体素子の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6482696B2 (ja) |
| JP (1) | JP4526736B2 (ja) |
| KR (1) | KR100375221B1 (ja) |
| TW (1) | TW506048B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287349B2 (en) | 2012-03-02 | 2016-03-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of forming the same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393222B1 (ko) * | 2001-04-26 | 2003-07-31 | 삼성전자주식회사 | 커패시터의 스토리지 전극을 포함하는 반도체 장치 및 그제조 방법 |
| KR100487519B1 (ko) * | 2002-02-05 | 2005-05-03 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
| KR100522544B1 (ko) * | 2003-04-03 | 2005-10-19 | 삼성전자주식회사 | 캐패시터를 구비하는 반도체 장치 및 그 제조 방법 |
| US7049203B2 (en) * | 2003-04-30 | 2006-05-23 | Samsung Electronics Co., Ltd. | Semiconductor device having a capacitor and method of fabricating same |
| KR20050057732A (ko) * | 2003-12-10 | 2005-06-16 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 |
| KR100701422B1 (ko) * | 2004-07-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 케미컬 어택을 방지할 수 있는 반도체소자 및 그 제조 방법 |
| KR101867958B1 (ko) * | 2011-10-31 | 2018-06-18 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| US8921977B2 (en) * | 2011-12-21 | 2014-12-30 | Nan Ya Technology Corporation | Capacitor array and method of fabricating the same |
| CN103219235B (zh) * | 2013-04-03 | 2016-10-05 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
| CN108538818A (zh) * | 2017-05-19 | 2018-09-14 | 睿力集成电路有限公司 | 一种高深径比孔洞的制备方法及结构 |
| KR102356741B1 (ko) | 2017-05-31 | 2022-01-28 | 삼성전자주식회사 | 절연층들을 갖는 반도체 소자 및 그 제조 방법 |
| CN113517287B (zh) * | 2020-04-09 | 2023-12-05 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| JP2000091431A (ja) * | 1998-09-16 | 2000-03-31 | Denso Corp | 半導体装置及びその製造方法 |
| JP2001057413A (ja) * | 1999-06-11 | 2001-02-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5763286A (en) * | 1994-09-14 | 1998-06-09 | Micron Semiconductor, Inc. | Process for manufacturing a DRAM capacitor having an annularly-grooved, cup-shaped storage-node plate which stores charge on inner and outer surfaces |
| KR960036071A (ko) * | 1995-03-31 | 1996-10-28 | 김주용 | 반도체 소자의 전하저장전극 형성방법 |
| JPH08321542A (ja) | 1995-05-25 | 1996-12-03 | Sony Corp | 接続構造の形成方法、及び半導体装置の製造方法 |
| JPH09306988A (ja) * | 1996-03-13 | 1997-11-28 | Sony Corp | 多層配線の形成方法 |
| KR100242470B1 (ko) * | 1996-03-22 | 2000-02-01 | 김영환 | 반도체 메모리장치 제조방법 |
| US5821160A (en) * | 1996-06-06 | 1998-10-13 | Motorola, Inc. | Method for forming a laser alterable fuse area of a memory cell using an etch stop layer |
| JPH10289986A (ja) * | 1997-04-15 | 1998-10-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US5773314A (en) * | 1997-04-25 | 1998-06-30 | Motorola, Inc. | Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells |
| KR19990040443A (ko) * | 1997-11-18 | 1999-06-05 | 윤종용 | 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법 |
| KR100270211B1 (ko) * | 1998-04-09 | 2000-10-16 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
| JP3486867B2 (ja) * | 1998-05-20 | 2004-01-13 | 沖電気工業株式会社 | 半導体装置 |
| JPH11330397A (ja) * | 1998-05-20 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6046083A (en) * | 1998-06-26 | 2000-04-04 | Vanguard International Semiconductor Corporation | Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications |
| US6319822B1 (en) * | 1998-10-01 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Process for forming an integrated contact or via |
| JP3276007B2 (ja) * | 1999-07-02 | 2002-04-22 | 日本電気株式会社 | 混載ｌｓｉ半導体装置 |
| US6342419B1 (en) * | 1999-04-19 | 2002-01-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | DRAM capacitor and a method of fabricating the same |
| JP3569168B2 (ja) * | 1999-08-09 | 2004-09-22 | 九州日本電気株式会社 | 半導体装置の製造方法 |
| US6200898B1 (en) * | 1999-10-25 | 2001-03-13 | Vanguard International Semiconductor Corporation | Global planarization process for high step DRAM devices via use of HF vapor etching |
-
2000
- 2000-07-10 KR KR10-2000-0039318A patent/KR100375221B1/ko active IP Right Grant
-
2001
- 2001-06-06 JP JP2001171074A patent/JP4526736B2/ja not_active Expired - Lifetime
- 2001-07-09 TW TW090116729A patent/TW506048B/zh not_active IP Right Cessation
- 2001-07-10 US US09/901,048 patent/US6482696B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997019468A1 (fr) * | 1995-11-20 | 1997-05-29 | Hitachi, Ltd. | Dispositif de stockage a semi-conducteur, et processus de fabrication de ce dispositif |
| JP2000091431A (ja) * | 1998-09-16 | 2000-03-31 | Denso Corp | 半導体装置及びその製造方法 |
| JP2001057413A (ja) * | 1999-06-11 | 2001-02-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287349B2 (en) | 2012-03-02 | 2016-03-15 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW506048B (en) | 2002-10-11 |
| KR20020005850A (ko) | 2002-01-18 |
| KR100375221B1 (ko) | 2003-03-08 |
| US20020004280A1 (en) | 2002-01-10 |
| US6482696B2 (en) | 2002-11-19 |
| JP2002043437A (ja) | 2002-02-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6022776A (en) | Method of using silicon oxynitride to improve fabricating of DRAM contacts and landing pads | |
| US5443993A (en) | Method for manufacturing a capacitor for a semiconductor device | |
| US20020106856A1 (en) | Method for forming a storage node of a capacitor | |
| JPH06224388A (ja) | 半導体メモリ装置の製造方法 | |
| JP4526736B2 (ja) | 半導体素子の形成方法 | |
| US6458692B1 (en) | Method of forming contact plug of semiconductor device | |
| JP3607444B2 (ja) | 半導体装置のキャパシタ製造方法 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| US6200849B1 (en) | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers | |
| US20040126966A1 (en) | Method for forming semiconductor device | |
| KR100950470B1 (ko) | 반도체 메모리소자의 스토리지전극 형성방법 | |
| KR100499161B1 (ko) | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 | |
| KR100493794B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100653983B1 (ko) | 스토리지 노드 콘택 형성방법 | |
| KR100879744B1 (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
| KR100594270B1 (ko) | 반도체소자의 커패시터 형성방법 | |
| KR100869851B1 (ko) | 반도체 소자의 제조방법 | |
| KR100755059B1 (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR20000031055A (ko) | 반도체 디바이스를 위한 캐패시터 구조 및 그 제조방법 | |
| KR20030012115A (ko) | 반도체 메모리 장치의 스토리지 노드 콘택 플러그 형성방법 | |
| KR20080088921A (ko) | 커패시터 제조 방법 | |
| KR20020025351A (ko) | 반도체 소자의 제조방법 | |
| KR20040011245A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20040060316A (ko) | 강유전체 메모리 소자의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060619 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081023 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081029 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090129 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100114 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100507 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100602 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130611 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4526736 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |