JP2002043437A - ストレージノードの形成方法 - Google Patents
ストレージノードの形成方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31625—Deposition of boron or phosphorus doped silicon oxide, e.g. BSG, PSG, BPSG
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
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- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 鋳型層酸化膜に均等な幅のストレージノード
ホールを形成できるストレージノードの形成方法を提供
する。 【解決手段】 ＣＯＢタイプのシリンダー型ストレージ
ノードを形成する方法として、ストレージノード３３に
対する鋳型膜３０を２以上の多層シリコン酸化膜で８０
００Å以上に形成し、下層をなすシリコン酸化膜のエッ
チング速度が上層をなすシリコン酸化膜のエッチング速
度に比べて相対的に速いように膜を配置し、望ましく
は、下層膜はＢＰＳＧ膜２７又はプラズマ印加型酸化膜
で形成し、上層膜はＰＥ−ＴＥＯＳ膜２９を利用するこ
とを特徴をする。
ホールを形成できるストレージノードの形成方法を提供
する。 【解決手段】 ＣＯＢタイプのシリンダー型ストレージ
ノードを形成する方法として、ストレージノード３３に
対する鋳型膜３０を２以上の多層シリコン酸化膜で８０
００Å以上に形成し、下層をなすシリコン酸化膜のエッ
チング速度が上層をなすシリコン酸化膜のエッチング速
度に比べて相対的に速いように膜を配置し、望ましく
は、下層膜はＢＰＳＧ膜２７又はプラズマ印加型酸化膜
で形成し、上層膜はＰＥ−ＴＥＯＳ膜２９を利用するこ
とを特徴をする。
Description
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭ（Dynamic
Random Access Memory）セル（Cell）のストレージノー
ドの形成方法に関し、さらには８０００Å以上のシリコ
ン酸化膜を鋳型で使用するストレージノードの形成方法
に関する。
Random Access Memory）セル（Cell）のストレージノー
ドの形成方法に関し、さらには８０００Å以上のシリコ
ン酸化膜を鋳型で使用するストレージノードの形成方法
に関する。
【０００２】
【従来の技術】半導体装置の素子高集積化に従って、Ｄ
ＲＡＭセルでキャパシタが占める面積が縮まりつつあ
る。従って、キャパシタの容量を増やす様々な方法が開
発されつつある。このような方法のうち、幅広く使用さ
れる方法はセルのストレージキャパシタをビットライン
上に上げて高く形成して、表面積を広めるＣＯＢ（Capa
citor On Bit Line）タイプのストレージ形成方法であ
る。
ＲＡＭセルでキャパシタが占める面積が縮まりつつあ
る。従って、キャパシタの容量を増やす様々な方法が開
発されつつある。このような方法のうち、幅広く使用さ
れる方法はセルのストレージキャパシタをビットライン
上に上げて高く形成して、表面積を広めるＣＯＢ（Capa
citor On Bit Line）タイプのストレージ形成方法であ
る。
【０００３】ＣＯＢタイプの初期にはポリシリコン層を
高く積層し、エッチングして、表面積を広める単純スタ
ック型が使用されていた。しかし、近年、鋳型層（mold
inglayer）酸化膜を積層し、コンタクトプラグが現れる
ように酸化膜にホールを形成し、その上にコンフォーマ
ルに導電層を形成してコンタクトプラグと連結するシリ
ンダー型のストレージノードを形成する方法が幅広く使
用されている。
高く積層し、エッチングして、表面積を広める単純スタ
ック型が使用されていた。しかし、近年、鋳型層（mold
inglayer）酸化膜を積層し、コンタクトプラグが現れる
ように酸化膜にホールを形成し、その上にコンフォーマ
ルに導電層を形成してコンタクトプラグと連結するシリ
ンダー型のストレージノードを形成する方法が幅広く使
用されている。
【０００４】しかし、半導体装置の素子高集積化に従っ
て、シリンダー型のストレージノードのアスペクト比
（aspect ratio）が非常に高くなって、理想的なシリン
ダー型のストレージノードを形成にしくい。理想的なシ
リンダー型のストレージノードを形成にしくい主な理由
の１つは、鋳型層酸化膜を狭く、深くエッチングしにく
いためである。図１は従来の大アスペクト比（aspect r
atio）を有する鋳型膜２０のエッチング形態の問題を示
す図である。スロップエッチ（slop etch）傾向の深化
に従ってエッチング深さが増加するほど、エッチングホ
ール１８の幅は急速に狭くなる。ひどい場合、下部のス
トレージコンタクトプラグ２５を現す段階では、幅が狭
くなることによってコンタクトプラグ２５がほとんど現
れなかったり、狭い面積だけが現れる形態になる。
て、シリンダー型のストレージノードのアスペクト比
（aspect ratio）が非常に高くなって、理想的なシリン
ダー型のストレージノードを形成にしくい。理想的なシ
リンダー型のストレージノードを形成にしくい主な理由
の１つは、鋳型層酸化膜を狭く、深くエッチングしにく
いためである。図１は従来の大アスペクト比（aspect r
atio）を有する鋳型膜２０のエッチング形態の問題を示
す図である。スロップエッチ（slop etch）傾向の深化
に従ってエッチング深さが増加するほど、エッチングホ
ール１８の幅は急速に狭くなる。ひどい場合、下部のス
トレージコンタクトプラグ２５を現す段階では、幅が狭
くなることによってコンタクトプラグ２５がほとんど現
れなかったり、狭い面積だけが現れる形態になる。
【０００５】鋳型膜２０でエッチングによって形成され
るエッチングホール１８の幅が狭くなると、鋳型膜上に
積層された導電層２２のコンタクトプラグ２５との電気
接続を妨害する極段的な問題の他にも、導電層２２で形
成されるストレージノードの表面積を狭くして容量を減
少させる一般的な問題点がある。
るエッチングホール１８の幅が狭くなると、鋳型膜上に
積層された導電層２２のコンタクトプラグ２５との電気
接続を妨害する極段的な問題の他にも、導電層２２で形
成されるストレージノードの表面積を狭くして容量を減
少させる一般的な問題点がある。
【０００６】従来技術においてもスロップエッチに対す
る論議が幅広くなされている。本発明に関連した従来技
術上の問題点とは関係ないが、日本特許公開公報第08-3
21542号によると、層間絶縁膜を形成することにおい
て、下部にＢＰＳＧ（Boro Phospho Silicate Glass）
のようにエッチング速度が相対的に大きい膜を使用し、
上部にシリコン窒化膜のようにエッチング速度が相対的
に小さい膜を使用し、コンタクトホールエッチングで意
図的にスロップエッチを利用している。この例では、シ
リコン窒化膜はエッチング条件によってポリマーが発生
して、スロップがひどく形成され、必要によってシリコ
ン窒化膜を配置して、上部には大きな幅のコンタクトホ
ールを形成し、中間部又は下部には所定幅ほどコンタク
トホールを狭くして工程のマージンを増やしている。
る論議が幅広くなされている。本発明に関連した従来技
術上の問題点とは関係ないが、日本特許公開公報第08-3
21542号によると、層間絶縁膜を形成することにおい
て、下部にＢＰＳＧ（Boro Phospho Silicate Glass）
のようにエッチング速度が相対的に大きい膜を使用し、
上部にシリコン窒化膜のようにエッチング速度が相対的
に小さい膜を使用し、コンタクトホールエッチングで意
図的にスロップエッチを利用している。この例では、シ
リコン窒化膜はエッチング条件によってポリマーが発生
して、スロップがひどく形成され、必要によってシリコ
ン窒化膜を配置して、上部には大きな幅のコンタクトホ
ールを形成し、中間部又は下部には所定幅ほどコンタク
トホールを狭くして工程のマージンを増やしている。
【０００７】しかし、このような従来技術はむしろスロ
ップエッチを利用するものであり、スロップエッチによ
る問題点を防止するための目的とはむしろ対置される技
術である。そして、このような従来技術の例で比較的に
エッチング速度が大きいというＴＥＯＳTetra Ethylene
Ortho Silicate）膜も本発明の問題部位をなすストレ
ージノードの形成のための鋳型用酸化膜で使用される
と、スロップエッチ傾向による問題点を解決できない。
ップエッチを利用するものであり、スロップエッチによ
る問題点を防止するための目的とはむしろ対置される技
術である。そして、このような従来技術の例で比較的に
エッチング速度が大きいというＴＥＯＳTetra Ethylene
Ortho Silicate）膜も本発明の問題部位をなすストレ
ージノードの形成のための鋳型用酸化膜で使用される
と、スロップエッチ傾向による問題点を解決できない。
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、前記のような８０００Å以上厚みの鋳型層酸化膜を
採択するＣＯＢタイプのシリンダー型ストレージノード
形成においての問題点を解決し、鋳型層酸化膜に均等な
幅のストレージノードホールを形成できるストレージノ
ードの形成方法を提供することにある。
は、前記のような８０００Å以上厚みの鋳型層酸化膜を
採択するＣＯＢタイプのシリンダー型ストレージノード
形成においての問題点を解決し、鋳型層酸化膜に均等な
幅のストレージノードホールを形成できるストレージノ
ードの形成方法を提供することにある。
【０００９】本発明の別の目的は、ＤＲＡＭセルのスト
レージキャパシタの容量を装置のデザイン値に維持でき
るストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってスト
レージノードホールの底面にストレージコンタクトプラ
グが現れない問題点を除去し、ストレージコンタクトプ
ラグとの電気的な接続を確保できるストレージノードの
形成方法を提供することにある。
レージキャパシタの容量を装置のデザイン値に維持でき
るストレージノードの形成方法を提供することにある。
又、本発明の別の目的は、スロップエッチによってスト
レージノードホールの底面にストレージコンタクトプラ
グが現れない問題点を除去し、ストレージコンタクトプ
ラグとの電気的な接続を確保できるストレージノードの
形成方法を提供することにある。
【００１０】又、本発明の別の目的は、下層に普通使用
されるＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethyle
ne Ortho Silicate）に比べてエッチング率が高い膜を
使用して全体的なエッチングの時間を縮め、効率を高め
得るストレージノードの形成方法を提供することにあ
る。
されるＰＥ−ＴＥＯＳ（Plasma Enhanced Tetra Ethyle
ne Ortho Silicate）に比べてエッチング率が高い膜を
使用して全体的なエッチングの時間を縮め、効率を高め
得るストレージノードの形成方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前述の目的を達成するた
めの本発明は、ＣＯＢタイプシリンダー型のストレージ
ノードの形成において、ストレージノードに対する鋳型
層を２以上の多層シリコン酸化膜で８０００Å以上に形
成し、下層をなすシリコン酸化膜のエッチング速度が上
層をなすシリコン酸化膜のエッチング速度に比べて相対
的に速いように膜を配置することを特徴とする。
めの本発明は、ＣＯＢタイプシリンダー型のストレージ
ノードの形成において、ストレージノードに対する鋳型
層を２以上の多層シリコン酸化膜で８０００Å以上に形
成し、下層をなすシリコン酸化膜のエッチング速度が上
層をなすシリコン酸化膜のエッチング速度に比べて相対
的に速いように膜を配置することを特徴とする。
【００１２】望ましくは、下層膜はＢＰＳＧ膜又はプラ
ズマ印加型酸化膜で形成し、上層膜にはＰＥ−ＴＥＯＳ
膜を利用する。又、本発明は鋳型層をなすシリコン酸化
膜の厚みが少なくとも８０００Å以上であって、一般的
には２００００Å以上になる場合、効果的である。
ズマ印加型酸化膜で形成し、上層膜にはＰＥ−ＴＥＯＳ
膜を利用する。又、本発明は鋳型層をなすシリコン酸化
膜の厚みが少なくとも８０００Å以上であって、一般的
には２００００Å以上になる場合、効果的である。
【００１３】
【発明の実施の形態】以下、本発明の実施例を添付した
図面を参照して詳細に説明する。図２に示すように、Ｄ
ＲＡＭセルの形成のためにＭＯＳトランジスタが形成さ
れた基板１０に、ゲートパターン１１の間の空間を充填
する第１層間絶縁膜１３を蒸着形成する。そして、第１
層間絶縁膜１３に対する自己整合方式を加えたパターニ
ングと導電層積層及び平坦化とによって、ＳＡＣパッド
（Self Aligned Contact Pad）１５が活性領域のソース
及びドレイン部分に形成される。
図面を参照して詳細に説明する。図２に示すように、Ｄ
ＲＡＭセルの形成のためにＭＯＳトランジスタが形成さ
れた基板１０に、ゲートパターン１１の間の空間を充填
する第１層間絶縁膜１３を蒸着形成する。そして、第１
層間絶縁膜１３に対する自己整合方式を加えたパターニ
ングと導電層積層及び平坦化とによって、ＳＡＣパッド
（Self Aligned Contact Pad）１５が活性領域のソース
及びドレイン部分に形成される。
【００１４】続いて、ＳＡＣパッド１５が形成された基
板１０に第２層間絶縁膜１７を蒸着し、図には示されな
いが、ビットラインコンタクトホールをパターニングに
よって形成する。その結果、ビットラインコンタクトパ
ッドが現れる。そして、導電層積層とパターニングによ
ってビットラインコンタクトプラグと共にビットライン
が形成される。
板１０に第２層間絶縁膜１７を蒸着し、図には示されな
いが、ビットラインコンタクトホールをパターニングに
よって形成する。その結果、ビットラインコンタクトパ
ッドが現れる。そして、導電層積層とパターニングによ
ってビットラインコンタクトプラグと共にビットライン
が形成される。
【００１５】図３に示すように、図示されていないビッ
トライン上に第３層間絶縁膜１９が形成される。第３層
間絶縁膜１９上にエッチング阻止膜２１がシリコン窒化
膜から形成される。エッチング阻止膜２１は５０から５
００Åの厚みで薄く形成される。そして、パターニング
によって、第３層間絶縁膜１９及び第２層間絶縁膜１７
を貫通するストレージコンタクト用ＳＡＣパッド１５を
現すストレージコンタクトホール２３が形成される。ス
トレージコンタクトホール２３が形成された基板１０に
はストレージコンタクトホール２３を充填するようにポ
リシリコン層が積層され、エッチング阻止膜２１上に積
層されたポリシリコンは平坦化エッチング作業によって
除去され、ストレージコンタクトプラグ２５だけが残
る。
トライン上に第３層間絶縁膜１９が形成される。第３層
間絶縁膜１９上にエッチング阻止膜２１がシリコン窒化
膜から形成される。エッチング阻止膜２１は５０から５
００Åの厚みで薄く形成される。そして、パターニング
によって、第３層間絶縁膜１９及び第２層間絶縁膜１７
を貫通するストレージコンタクト用ＳＡＣパッド１５を
現すストレージコンタクトホール２３が形成される。ス
トレージコンタクトホール２３が形成された基板１０に
はストレージコンタクトホール２３を充填するようにポ
リシリコン層が積層され、エッチング阻止膜２１上に積
層されたポリシリコンは平坦化エッチング作業によって
除去され、ストレージコンタクトプラグ２５だけが残
る。
【００１６】図４に示すように、ストレージコンタクト
プラグ２５を含みシリコン窒化膜で形成されたエッチン
グ阻止膜２１上に、シリコン酸化膜で形成された鋳型膜
３０が形成される。先ず、ＢＰＳＧ膜２７又はプラズマ
印加酸化膜（ＰＥ−Ｏｘ）が１６０００Å形成される。
続いてＰＥ−ＴＥＯＳ膜２９が積層される。ＢＰＳＧ膜
２７はＰＥ−ＴＥＯＳ膜２９に比べて湿式又は乾式に対
して高エッチング選択性を有する。従って、ＰＥ−ＴＥ
ＯＳ膜２９に１００００又は２００００Å以上の深さで
エッチングがなされ、ＢＰＳＧ膜２７が現れると、エッ
チングが加速され、同一膜質でスロップエッチによって
ストレージノードホールの幅が縮まる現象を顕著に減少
させ得る。
プラグ２５を含みシリコン窒化膜で形成されたエッチン
グ阻止膜２１上に、シリコン酸化膜で形成された鋳型膜
３０が形成される。先ず、ＢＰＳＧ膜２７又はプラズマ
印加酸化膜（ＰＥ−Ｏｘ）が１６０００Å形成される。
続いてＰＥ−ＴＥＯＳ膜２９が積層される。ＢＰＳＧ膜
２７はＰＥ−ＴＥＯＳ膜２９に比べて湿式又は乾式に対
して高エッチング選択性を有する。従って、ＰＥ−ＴＥ
ＯＳ膜２９に１００００又は２００００Å以上の深さで
エッチングがなされ、ＢＰＳＧ膜２７が現れると、エッ
チングが加速され、同一膜質でスロップエッチによって
ストレージノードホールの幅が縮まる現象を顕著に減少
させ得る。
【００１７】ＢＰＳＧ膜は常圧４００℃の温度で、ＴＥ
Ｂ（tri-ethyl borate）／ＴＭＯＰ（tri-methyl ortho
phosphate）＝１２．５ｓｌｍ／５．９ｓｌｍ（standa
rd liter per minute）又はＴＥＢ／ＴＭＯＰ＝１１．
３ｓｌｍ／５．２ｓｌｍの条件で形成され得り、プラズ
マ印加酸化膜は圧力：２．２Ｔｏｒｒ（２９０Ｐａ）、
温度：４００℃、ヘッドとウェーハのギャップ：５３５
ｍｉｌｓ、ソースガス：ＳｉＨ4 １１５ｓｃｃｍ（sta
ndard cubic centimeter per minute）、Ｎ2Ｏ１７００
ｓｃｃｍ、印加電力：２９５Wの条件で形成され得る。
Ｂ（tri-ethyl borate）／ＴＭＯＰ（tri-methyl ortho
phosphate）＝１２．５ｓｌｍ／５．９ｓｌｍ（standa
rd liter per minute）又はＴＥＢ／ＴＭＯＰ＝１１．
３ｓｌｍ／５．２ｓｌｍの条件で形成され得り、プラズ
マ印加酸化膜は圧力：２．２Ｔｏｒｒ（２９０Ｐａ）、
温度：４００℃、ヘッドとウェーハのギャップ：５３５
ｍｉｌｓ、ソースガス：ＳｉＨ4 １１５ｓｃｃｍ（sta
ndard cubic centimeter per minute）、Ｎ2Ｏ１７００
ｓｃｃｍ、印加電力：２９５Wの条件で形成され得る。
【００１８】ＰＥ−ＴＥＯＳ膜は温度：３９０℃、圧
力：２．４Ｔｏｒｒ（３２０Ｐａ）、酸素流量：１０．
０ｓｌｍ、ＴＥＯＳ流量：１．８ｓｌｍ、印加電力：最
大６５０から最小４５０Wの条件で１００００又は２０
０００Åの厚みに形成され得る。図５を参照すると、既
に形成されたＢＰＳＧ膜２７とＰＥ−ＴＥＯＳ膜２９に
は酸化膜エッチングによってストレージノードホール３
１が形成される。酸化膜エッチングによって現れるエッ
チング阻止膜２１もエッチングによって除去する。従っ
て、ストレージノードホール３１の底面にはストレージ
コンタクトプラグ２５が現れる。
力：２．４Ｔｏｒｒ（３２０Ｐａ）、酸素流量：１０．
０ｓｌｍ、ＴＥＯＳ流量：１．８ｓｌｍ、印加電力：最
大６５０から最小４５０Wの条件で１００００又は２０
０００Åの厚みに形成され得る。図５を参照すると、既
に形成されたＢＰＳＧ膜２７とＰＥ−ＴＥＯＳ膜２９に
は酸化膜エッチングによってストレージノードホール３
１が形成される。酸化膜エッチングによって現れるエッ
チング阻止膜２１もエッチングによって除去する。従っ
て、ストレージノードホール３１の底面にはストレージ
コンタクトプラグ２５が現れる。
【００１９】この時、酸化膜エッチングはフォトレジス
トを利用したパターンを鋳型膜３０上に形成した状態で
なされる。フォトレジストの形成の前に普通シリコン窒
化膜又はシリコン窒酸化膜等の反射防止膜（ＡＲＣ：Aa
ti Reflection Coating）を使用することを前提する
と、一番目の段階は反射防止膜エッチング及びポリマー
付着段階である。反射防止膜エッチング及びポリマー付
着段階は圧力：５０ｍＴｏｒｒ（６．７Ｐａ）、プラズ
マ形成のためのソースパワー（source power）：１２０
０Ｗｓ、プラズマ粒子の加速のためのバイアスパワー
（bias power）：１５００Ｗｂ、ソースガス体積比：４
０ＣＨ2Ｆ2：１００2：３００Ａｒ：４０ＣＨＦ3の条件
で８０秒間なされる。
トを利用したパターンを鋳型膜３０上に形成した状態で
なされる。フォトレジストの形成の前に普通シリコン窒
化膜又はシリコン窒酸化膜等の反射防止膜（ＡＲＣ：Aa
ti Reflection Coating）を使用することを前提する
と、一番目の段階は反射防止膜エッチング及びポリマー
付着段階である。反射防止膜エッチング及びポリマー付
着段階は圧力：５０ｍＴｏｒｒ（６．７Ｐａ）、プラズ
マ形成のためのソースパワー（source power）：１２０
０Ｗｓ、プラズマ粒子の加速のためのバイアスパワー
（bias power）：１５００Ｗｂ、ソースガス体積比：４
０ＣＨ2Ｆ2：１００2：３００Ａｒ：４０ＣＨＦ3の条件
で８０秒間なされる。
【００２０】そして、二番目の段階はストレージノード
ホールエッチング段階として、圧力：２０ｍＴｏｒｒ
（２．７Ｐａ）、ソースパワー：９００Ｗｓ、バイアス
パワー：１５００Ｗｂ、ソースガス混合比：１５Ｃ
5Ｆ8：１５０2：５００Ａｒの条件で５分間なされる。
この時、使用されるエッチング装備はＴＥＬ社のＳＣＣ
Ｍ（又はＡＩＥＭ）装備である。
ホールエッチング段階として、圧力：２０ｍＴｏｒｒ
（２．７Ｐａ）、ソースパワー：９００Ｗｓ、バイアス
パワー：１５００Ｗｂ、ソースガス混合比：１５Ｃ
5Ｆ8：１５０2：５００Ａｒの条件で５分間なされる。
この時、使用されるエッチング装備はＴＥＬ社のＳＣＣ
Ｍ（又はＡＩＥＭ）装備である。
【００２１】前述のような段階的なエッチングによっ
て、鋳型膜３０をなす２６０００又は３６０００Å厚み
のシリコン酸化膜には上部幅と下部幅の変化がほぼない
ストレージノードホール３１が形成される。第３層間絶
縁膜１９上にあるエッチング阻止膜２１も共にエッチン
グする。ストレージノードホール３１が形成された後、
ストレージノードホール３１のエッチングのためのフォ
トレジストパターンを除去する。
て、鋳型膜３０をなす２６０００又は３６０００Å厚み
のシリコン酸化膜には上部幅と下部幅の変化がほぼない
ストレージノードホール３１が形成される。第３層間絶
縁膜１９上にあるエッチング阻止膜２１も共にエッチン
グする。ストレージノードホール３１が形成された後、
ストレージノードホール３１のエッチングのためのフォ
トレジストパターンを除去する。
【００２２】図６に示すように、形成された深いストレ
ージノードホール３１にポリシリコンをコンフォーマル
に積層し、鋳型膜３０上面に積層されたポリシリコン層
をエッチングしてストレージノード３３の分離を実施す
る。より詳細には、ストレージノードホール３１が大ア
スペクト比を有するので、ストレージノードホール３１
を形成しにくく、ストレージノード３３を形成しにく
い。先ず、ストレージノードホール３１を形成した状態
でポリシリコン層は狭い隙間にもよく積層されて充填さ
れるので、ストレージノード層を積層するのはあまり難
しくない。
ージノードホール３１にポリシリコンをコンフォーマル
に積層し、鋳型膜３０上面に積層されたポリシリコン層
をエッチングしてストレージノード３３の分離を実施す
る。より詳細には、ストレージノードホール３１が大ア
スペクト比を有するので、ストレージノードホール３１
を形成しにくく、ストレージノード３３を形成しにく
い。先ず、ストレージノードホール３１を形成した状態
でポリシリコン層は狭い隙間にもよく積層されて充填さ
れるので、ストレージノード層を積層するのはあまり難
しくない。
【００２３】鋳型膜３０をなすシリコン酸化膜を現すた
めにそのままエッチングを実施する場合、ストレージノ
ードホール３１底面に積層されたポリシリコン層も共に
エッチングされてストレージノード３３とストレージコ
ンタクトプラグ２５の電気接続が問題になり、エッチバ
ックには適合しない。しかし、狭い隙間にシリコン酸化
膜を充填するのは非常に難しいので、シリコン酸化膜を
充填しエッチングする方法も使用しにくい。
めにそのままエッチングを実施する場合、ストレージノ
ードホール３１底面に積層されたポリシリコン層も共に
エッチングされてストレージノード３３とストレージコ
ンタクトプラグ２５の電気接続が問題になり、エッチバ
ックには適合しない。しかし、狭い隙間にシリコン酸化
膜を充填するのは非常に難しいので、シリコン酸化膜を
充填しエッチングする方法も使用しにくい。
【００２４】そこで、ポリシリコン層を薄く形成し、ス
トレージノードホール３１の狭い隙間を充填しない状態
で、ＣＭＰで鋳型膜３０上層のポリシリコン層を除去す
る方法が考えられる。しかし、このような方法は後続工
程でパーチクルの問題を誘発し易いので、基板にフォト
レジストを塗布して狭い隙間を充填した後、平坦化エッ
チングによってフォトレジスト層とポリシリコン層を共
に除去してノード分離をする方法が望ましい。
トレージノードホール３１の狭い隙間を充填しない状態
で、ＣＭＰで鋳型膜３０上層のポリシリコン層を除去す
る方法が考えられる。しかし、このような方法は後続工
程でパーチクルの問題を誘発し易いので、基板にフォト
レジストを塗布して狭い隙間を充填した後、平坦化エッ
チングによってフォトレジスト層とポリシリコン層を共
に除去してノード分離をする方法が望ましい。
【００２５】この時、平坦化エッチングとして、先ず、
フォトレジストを酸素プラズマを利用してエッチングす
るアッシングに続けて、ポリシリコン層が鋳型膜上に現
れる段階でポリシリコンとフォトレジストに対する選択
性がないＣＭＰ又は他の非等方性エッチングを使用でき
る。ノード分離がなされると、狭い隙間を充填している
フォトレジスト３５はストリッピングによって除去され
得る。
フォトレジストを酸素プラズマを利用してエッチングす
るアッシングに続けて、ポリシリコン層が鋳型膜上に現
れる段階でポリシリコンとフォトレジストに対する選択
性がないＣＭＰ又は他の非等方性エッチングを使用でき
る。ノード分離がなされると、狭い隙間を充填している
フォトレジスト３５はストリッピングによって除去され
得る。
【００２６】そして、後続工程では、図７のように、分
離されたストレージノード３３上にキャパシタ誘電膜３
７を積層する。そして、プレート電極３９で使用するた
めにポリシリコン層を積層して、キャパシタの対向電極
構造を完成する。分離されたストレージノード３３上に
キャパシタ誘電膜３７を積層する前に、先ずＨＳＧ（He
mi Spherical Grain）を形成し、ストレージノード３３
の表面積を増やす方法を使用できる。
離されたストレージノード３３上にキャパシタ誘電膜３
７を積層する。そして、プレート電極３９で使用するた
めにポリシリコン層を積層して、キャパシタの対向電極
構造を完成する。分離されたストレージノード３３上に
キャパシタ誘電膜３７を積層する前に、先ずＨＳＧ（He
mi Spherical Grain）を形成し、ストレージノード３３
の表面積を増やす方法を使用できる。
【００２７】前述の例では、下層のＰＥ−Ｏｘ又はＢＰ
ＳＧと上層のＰＥ−ＴＥＯＳ膜との組合わせだけに限定
して説明したが、本発明はこのような例に限られない。
下層のエッチング選択性、即ち、エッチング速度が大き
い他の酸化膜の組合わせも選択できる。又、２層ではな
い多層シリコン酸化膜で鋳型膜を構成し、その不純物成
分と形成条件を異にして、上層であるほどエッチング速
度が下がるように構成する方法を使用することもでき
る。
ＳＧと上層のＰＥ−ＴＥＯＳ膜との組合わせだけに限定
して説明したが、本発明はこのような例に限られない。
下層のエッチング選択性、即ち、エッチング速度が大き
い他の酸化膜の組合わせも選択できる。又、２層ではな
い多層シリコン酸化膜で鋳型膜を構成し、その不純物成
分と形成条件を異にして、上層であるほどエッチング速
度が下がるように構成する方法を使用することもでき
る。
【００２８】
【発明の効果】本発明によると、８０００Å以上鋳型膜
をエッチングしてストレージノードホールを形成し、こ
こにポリシリコン層を積層してシリンダー型ストレージ
ノードを形成する方法を使用するＤＲＡＭの製造におい
て、ストレージノードホールの形成の時、スロップエッ
チ傾向を緩和させ得るので、コンタクトプラグを露出さ
せるエッチングを効率的にできる。そして、コーン型で
はない正常的なシリンダー型ストレージノードを形成し
て、ストレージ容量を設計された値に確保できる。
をエッチングしてストレージノードホールを形成し、こ
こにポリシリコン層を積層してシリンダー型ストレージ
ノードを形成する方法を使用するＤＲＡＭの製造におい
て、ストレージノードホールの形成の時、スロップエッ
チ傾向を緩和させ得るので、コンタクトプラグを露出さ
せるエッチングを効率的にできる。そして、コーン型で
はない正常的なシリンダー型ストレージノードを形成し
て、ストレージ容量を設計された値に確保できる。
【図１】従来のストレージノードの形成方法においての
問題点を示す断面図である。
問題点を示す断面図である。
【図２】本発明の一実施例によるストレージノードの形
成の段階（一）を示す断面図である。
成の段階（一）を示す断面図である。
【図３】本発明の一実施例によるストレージノードの形
成の段階（二）を示す断面図である。
成の段階（二）を示す断面図である。
【図４】本発明の一実施例によるストレージノードの形
成の段階（三）を示す断面図である。
成の段階（三）を示す断面図である。
【図５】本発明の一実施例によるストレージノードの形
成の段階（四）を示す断面図である。
成の段階（四）を示す断面図である。
【図６】本発明の一実施例によるストレージノードの形
成の段階（五）を示す断面図である。
成の段階（五）を示す断面図である。
【図７】本発明の一実施例によるストレージノードの形
成の段階（六）を示す断面図である。
成の段階（六）を示す断面図である。
１０ 基板 １１ ゲートパターン １３ 第１層間絶縁膜 １５ ＳＡＣパッド １７ 第２層間絶縁膜 １８ エッチングホール １９ 第３層間絶縁膜 ２０ 鋳型膜 ２１ エッチング阻止膜 ２２ 導電層 ２３ コンタクトホール ２５ コンタクトプラグ ２７ ＢＰＳＧ膜 ２９ ＰＥ−ＴＥＯＳ膜 ３０ 鋳型膜 ３１ ストレージノードホール ３３ ストレージノード ３５ フォトレジスト ３７ 誘電膜 ３９ プレート電極
Claims (5)
- 【請求項１】 ＤＲＡＭセルにＣＯＢタイプのシリンダ
ー型のストレージノードを形成する方法であって、 前記ストレージノードに対する鋳型層は、２以上の多層
シリコン酸化膜を順次に積層して厚みが８０００Å以上
になるように形成し、 相対的に下層をなす下層シリコン酸化膜のエッチング速
度が上層をなす上層シリコン酸化膜のエッチング速度に
比べて相対的に速いように上下層シリコン酸化膜を配置
することを特徴とするストレージノードの形成方法。 - 【請求項２】 前記下層シリコン酸化膜はＢＰＳＧで形
成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形成
することを特徴とする請求項１に記載のストレージノー
ドの形成方法。 - 【請求項３】 前記ＢＰＳＧの膜はＴＥＢ／ＴＭＯＰ＝
１２．５ｓｌｍ／５．９ｓｌｍ又はＴＥＢ／ＴＭＯＰ＝
１１．３ｓｌｍ／５．２ｓｌｍの条件で形成されること
を特徴とする請求項２に記載のストレージノードの形成
方法。 - 【請求項４】 前記下層シリコン酸化膜はＰＥ−Ｏｘで
形成し、前記上層シリコン酸化膜はＰＥ−ＴＥＯＳで形
成することを特徴とする請求項１に記載のストレージノ
ードの形成方法。 - 【請求項５】 前記鋳型層の厚みを２００００Å以上に
形成することを特徴とする請求項１に記載のストレージ
ノードの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0039318A KR100375221B1 (ko) | 2000-07-10 | 2000-07-10 | 스토리지 노드 형성방법 |
| KR2000P39318 | 2000-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002043437A true JP2002043437A (ja) | 2002-02-08 |
| JP4526736B2 JP4526736B2 (ja) | 2010-08-18 |
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ID=19677142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001171074A Expired - Lifetime JP4526736B2 (ja) | 2000-07-10 | 2001-06-06 | 半導体素子の形成方法 |
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| Country | Link |
|---|---|
| US (1) | US6482696B2 (ja) |
| JP (1) | JP4526736B2 (ja) |
| KR (1) | KR100375221B1 (ja) |
| TW (1) | TW506048B (ja) |
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| KR100487519B1 (ko) * | 2002-02-05 | 2005-05-03 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 그 제조 방법 |
| KR100522544B1 (ko) * | 2003-04-03 | 2005-10-19 | 삼성전자주식회사 | 캐패시터를 구비하는 반도체 장치 및 그 제조 방법 |
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| KR20050057732A (ko) * | 2003-12-10 | 2005-06-16 | 삼성전자주식회사 | 향상된 캐패시턴스를 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 |
| KR100701422B1 (ko) * | 2004-07-29 | 2007-03-30 | 주식회사 하이닉스반도체 | 케미컬 어택을 방지할 수 있는 반도체소자 및 그 제조 방법 |
| KR101867958B1 (ko) * | 2011-10-31 | 2018-06-18 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
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| KR101873331B1 (ko) | 2012-03-02 | 2018-07-02 | 삼성전자주식회사 | 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 |
| CN103219235B (zh) * | 2013-04-03 | 2016-10-05 | 无锡华润上华科技有限公司 | 一种改善高压器件晶体管漏电的方法 |
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- 2000-07-10 KR KR10-2000-0039318A patent/KR100375221B1/ko active IP Right Grant
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2001
- 2001-06-06 JP JP2001171074A patent/JP4526736B2/ja not_active Expired - Lifetime
- 2001-07-09 TW TW090116729A patent/TW506048B/zh not_active IP Right Cessation
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