JPH11176936A - 微細な線幅と高縦横比を有する領域に絶縁膜を埋込む方法 - Google Patents
微細な線幅と高縦横比を有する領域に絶縁膜を埋込む方法Info
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- JPH11176936A JPH11176936A JP10231826A JP23182698A JPH11176936A JP H11176936 A JPH11176936 A JP H11176936A JP 10231826 A JP10231826 A JP 10231826A JP 23182698 A JP23182698 A JP 23182698A JP H11176936 A JPH11176936 A JP H11176936A
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Abstract
(57)【要約】
【課題】 多段階で微細な線幅と高縦横比を有する領域
に絶縁膜を埋込む半導体装置の製造方法を提供する。 【解決手段】 最初段階で多段階で微細な線幅と高縦横
比を有する領域に第１絶縁膜を埋込み、中間段階で第１
絶縁膜の全面を蝕刻し、最終段階で第１絶縁膜上に多段
階で微細な線幅と高縦横比を有する領域を完全に埋込む
第２絶縁膜を形成する。第１絶縁膜を埋込む過程で第１
絶縁膜にボイドが生じないこともあるが、中間段階をた
どりながらボイドは取り除かれ、第１絶縁膜の表面は第
２絶縁膜を形成することが適合した状態になる。結果的
に、微細な線幅と高縦横比を有する領域にボイドが生じ
ることなく絶縁膜を埋込むことができる。
に絶縁膜を埋込む半導体装置の製造方法を提供する。 【解決手段】 最初段階で多段階で微細な線幅と高縦横
比を有する領域に第１絶縁膜を埋込み、中間段階で第１
絶縁膜の全面を蝕刻し、最終段階で第１絶縁膜上に多段
階で微細な線幅と高縦横比を有する領域を完全に埋込む
第２絶縁膜を形成する。第１絶縁膜を埋込む過程で第１
絶縁膜にボイドが生じないこともあるが、中間段階をた
どりながらボイドは取り除かれ、第１絶縁膜の表面は第
２絶縁膜を形成することが適合した状態になる。結果的
に、微細な線幅と高縦横比を有する領域にボイドが生じ
ることなく絶縁膜を埋込むことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に微細な線幅と高縦横比を有する領域に絶
縁膜を埋込む方法に関する。
法に係り、特に微細な線幅と高縦横比を有する領域に絶
縁膜を埋込む方法に関する。
【０００２】
【従来の技術】半導体装置が高集積化されることによっ
て半導体装置を構成する導電性ライン間の間隔が非常に
狭くなるのみならず、導電性ライン自体も垂直に高い。
すなわち、導電性ラインの線幅と縦横比（aspect rati
o）が前に比べはるかに狭くて大きい。このように、導
電性ラインの線幅と縦横比が狭くて高くなれば、導電性
ライン間の領域の幅と縦横比も一緒に狭くて高くなる。
このようになれば、導電性ラインの接触はさらに容易に
なる。したがって、高集積半導体装置における導電性ラ
インを絶縁させる問題はさらに重要になる。結局、この
問題は導電性ラインの間の微細な線幅と高縦横比を有す
る領域に絶縁膜を埋込む問題である。
て半導体装置を構成する導電性ライン間の間隔が非常に
狭くなるのみならず、導電性ライン自体も垂直に高い。
すなわち、導電性ラインの線幅と縦横比（aspect rati
o）が前に比べはるかに狭くて大きい。このように、導
電性ラインの線幅と縦横比が狭くて高くなれば、導電性
ライン間の領域の幅と縦横比も一緒に狭くて高くなる。
このようになれば、導電性ラインの接触はさらに容易に
なる。したがって、高集積半導体装置における導電性ラ
インを絶縁させる問題はさらに重要になる。結局、この
問題は導電性ラインの間の微細な線幅と高縦横比を有す
る領域に絶縁膜を埋込む問題である。
【０００３】現在、微細な線幅と高縦横比を有するパタ
ーン間を埋込む絶縁膜としてＢＰＳＧ（Boro- Phospho-
Silicate Glass）膜や高密度プラズマを用いた化学気
相蒸着法（Chemical Vapor Deposition）によって形成
された膜（以下、ＨＤＰ ＣＶＤ膜と称する）が広く使
われる。
ーン間を埋込む絶縁膜としてＢＰＳＧ（Boro- Phospho-
Silicate Glass）膜や高密度プラズマを用いた化学気
相蒸着法（Chemical Vapor Deposition）によって形成
された膜（以下、ＨＤＰ ＣＶＤ膜と称する）が広く使
われる。
【０００４】微細な線幅と高縦横比を有する領域を埋込
む絶縁膜としてＢＰＳＧ膜を用いる方法は、米国特許
（US5,278,103;" Method For The Controlled Formatio
n of Voids In Doped Glass Dielectric Films ", Feb.
26, 1993, Jan.11,1994,11 of2,140及びUS5,656,556;"
Method For Fabricating Planarized Borophospho sili
cate Glass Films Having Low Anneal Temperatures, J
ul.22,1996,3 of 2140）に記載されている。
む絶縁膜としてＢＰＳＧ膜を用いる方法は、米国特許
（US5,278,103;" Method For The Controlled Formatio
n of Voids In Doped Glass Dielectric Films ", Feb.
26, 1993, Jan.11,1994,11 of2,140及びUS5,656,556;"
Method For Fabricating Planarized Borophospho sili
cate Glass Films Having Low Anneal Temperatures, J
ul.22,1996,3 of 2140）に記載されている。
【０００５】この中、前者の特許は導電層が形成された
半導体基板上にＢＰＳＧ膜を多層に形成するが、後に形
成されるＢＰＳＧ膜は先に形成されたＢＰＳＧ膜をリフ
ローさせた後にその上に形成する。反面、後者の特許は
ＢＰＳＧ膜を多層に形成するが、各層のＢＰＳＧ膜のド
ーピング濃度を異なるように形成する。
半導体基板上にＢＰＳＧ膜を多層に形成するが、後に形
成されるＢＰＳＧ膜は先に形成されたＢＰＳＧ膜をリフ
ローさせた後にその上に形成する。反面、後者の特許は
ＢＰＳＧ膜を多層に形成するが、各層のＢＰＳＧ膜のド
ーピング濃度を異なるように形成する。
【０００６】微細な線幅と高縦横比を有する領域を埋込
む絶縁膜としてＨＤＰ ＣＶＤ膜を用いる方法は１９９
６年１月２０〜２１日に開催されたDUMIC Conference,
P116〜123に" Plasma Modeling Using Level Set Metho
ds "という題目で開示されている。
む絶縁膜としてＨＤＰ ＣＶＤ膜を用いる方法は１９９
６年１月２０〜２１日に開催されたDUMIC Conference,
P116〜123に" Plasma Modeling Using Level Set Metho
ds "という題目で開示されている。
【０００７】一方、ＢＰＳＧ膜やＨＤＰ ＣＶＤ膜以外
にスピンオングラス（Spin On Glass；以下、ＳＯＧと
称する）膜を用いてパターンの間のギャップを埋込む方
法はユタカ クドー（Yutaka Kudoh）等によりThe Inte
rnational Conference on SSDM, P290〜291に開示され
ている。
にスピンオングラス（Spin On Glass；以下、ＳＯＧと
称する）膜を用いてパターンの間のギャップを埋込む方
法はユタカ クドー（Yutaka Kudoh）等によりThe Inte
rnational Conference on SSDM, P290〜291に開示され
ている。
【０００８】このような従来技術による高縦横比を有す
るパターンの間に絶縁膜を埋込む方法は導電性ライン間
の間隔が０．１５μｍ以上であり、導電性ラインの縦横
比が３：１以下である場合に導電性ラインの間にボイド
が形成されることなく層間絶縁膜が埋込めれる。
るパターンの間に絶縁膜を埋込む方法は導電性ライン間
の間隔が０．１５μｍ以上であり、導電性ラインの縦横
比が３：１以下である場合に導電性ラインの間にボイド
が形成されることなく層間絶縁膜が埋込めれる。
【０００９】しかし、導電性ライン間の間隔と導電性ラ
インの縦横比が前記条件を越える場合、言い換えれば、
導電性ライン間の間隔が０．１５μｍ以下であり、その
縦横比が３：１以上であるとき、前記層間絶縁膜の前記
導電性ラインの間を埋込む充填特性は低下される。した
がって、導電性ラインの間に層間絶縁膜を埋込むときそ
の間にボイドが生じる場合がある。
インの縦横比が前記条件を越える場合、言い換えれば、
導電性ライン間の間隔が０．１５μｍ以下であり、その
縦横比が３：１以上であるとき、前記層間絶縁膜の前記
導電性ラインの間を埋込む充填特性は低下される。した
がって、導電性ラインの間に層間絶縁膜を埋込むときそ
の間にボイドが生じる場合がある。
【００１０】
【発明が解決しようとする課題】したがって、本発明が
果たそうとする技術的課題は、線幅が０．１５μｍ以下
でかつ縦横比が３：１以上である領域に、ボイドの形成
を防止するように絶縁膜を埋込む方法を提供することに
ある。
果たそうとする技術的課題は、線幅が０．１５μｍ以下
でかつ縦横比が３：１以上である領域に、ボイドの形成
を防止するように絶縁膜を埋込む方法を提供することに
ある。
【００１１】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明は次のような微細な線幅と高縦横比を
有する領域に絶縁膜を埋込む方法を提供する。
るために、本発明は次のような微細な線幅と高縦横比を
有する領域に絶縁膜を埋込む方法を提供する。
【００１２】すなわち、半導体基板上に所定の線幅と縦
横比を有する導電性ラインを備え、前記結果物上に前記
導電性ラインの間を埋込む絶縁膜を備える半導体装置の
製造方法において、前記絶縁膜は前記導電性ラインの間
に多段階で埋込まれることを特徴とする。
横比を有する導電性ラインを備え、前記結果物上に前記
導電性ラインの間を埋込む絶縁膜を備える半導体装置の
製造方法において、前記絶縁膜は前記導電性ラインの間
に多段階で埋込まれることを特徴とする。
【００１３】前記導電性ラインの線幅と縦横比は各々
０．１５μｍ以下及び３：１以上であることが好まし
い。
０．１５μｍ以下及び３：１以上であることが好まし
い。
【００１４】前記絶縁膜は、第１ないし第３段階で前記
導電性ラインの間に埋込めることが好ましい。ここで、
前記第１段階は前記導電性ラインの間に第１絶縁膜を埋
込む段階であり、前記第２段階は前記導電性ラインが露
出しない範囲内で前記第１絶縁膜の全面を所定の時間蝕
刻する段階であり、前記第３段階は前記蝕刻された第１
絶縁膜の全面に第２絶縁膜を形成する段階である。
導電性ラインの間に埋込めることが好ましい。ここで、
前記第１段階は前記導電性ラインの間に第１絶縁膜を埋
込む段階であり、前記第２段階は前記導電性ラインが露
出しない範囲内で前記第１絶縁膜の全面を所定の時間蝕
刻する段階であり、前記第３段階は前記蝕刻された第１
絶縁膜の全面に第２絶縁膜を形成する段階である。
【００１５】前記第１絶縁膜または第２絶縁膜は、ＢＰ
ＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、
ＳＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よりなる群から選択
されたいずれか一つで形成することが好ましい。
ＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、
ＳＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よりなる群から選択
されたいずれか一つで形成することが好ましい。
【００１６】前記第１及び第２絶縁膜は各々組成成分の
フロー率（flow ratio）を異なるようにして形成したＢ
ＰＳＧ膜であることが好ましい。
フロー率（flow ratio）を異なるようにして形成したＢ
ＰＳＧ膜であることが好ましい。
【００１７】前記第１及び第２絶縁膜は各々相異なる蝕
刻／蒸着比（Etch/Deposition Ratio）で形成したＨＤ
Ｐ ＣＶＤ膜であることが好ましい。
刻／蒸着比（Etch/Deposition Ratio）で形成したＨＤ
Ｐ ＣＶＤ膜であることが好ましい。
【００１８】前記第２段階で前記第１絶縁膜の表面は、
乾式エッチバック（dry etch back）方式またはスパッ
タリング（sputtering）方式で蝕刻されることが好まし
い。前記スパッタリング方式に使用するガスはアルゴン
ガス（Ａｒ）、酸素ガス（Ｏ2 ）、窒素ガス（Ｎ2 ）、
アンモニアガス（ＮＨ3 ）、四フッ化炭素ガス（Ｃ
Ｆ 4 ）、及び塩素ガス（Ｃｌ2 ）よりなる群から選択さ
れたいずれか一つであることが好ましい。
乾式エッチバック（dry etch back）方式またはスパッ
タリング（sputtering）方式で蝕刻されることが好まし
い。前記スパッタリング方式に使用するガスはアルゴン
ガス（Ａｒ）、酸素ガス（Ｏ2 ）、窒素ガス（Ｎ2 ）、
アンモニアガス（ＮＨ3 ）、四フッ化炭素ガス（Ｃ
Ｆ 4 ）、及び塩素ガス（Ｃｌ2 ）よりなる群から選択さ
れたいずれか一つであることが好ましい。
【００１９】前記技術的課題を達成するために、本発明
は前述した方法と異なる次のような微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を提供する。
は前述した方法と異なる次のような微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を提供する。
【００２０】すなわち、（ａ）半導体基板上に所定の線
幅と縦横比を有するゲートラインを形成する。（ｂ）前
記結果物全面に前記ゲートラインの間を埋込む第１ Ｈ
ＤＰＣＶＤ膜を形成する。（ｃ）前記ゲートラインが露
出されないように前記第１ＨＤＰ ＣＶＤ膜の全面を蝕
刻する。（ｄ）前記第１ ＨＤＰ ＣＶＤ膜の全面に第
２ ＨＤＰ ＣＶＤ膜を形成する。
幅と縦横比を有するゲートラインを形成する。（ｂ）前
記結果物全面に前記ゲートラインの間を埋込む第１ Ｈ
ＤＰＣＶＤ膜を形成する。（ｃ）前記ゲートラインが露
出されないように前記第１ＨＤＰ ＣＶＤ膜の全面を蝕
刻する。（ｄ）前記第１ ＨＤＰ ＣＶＤ膜の全面に第
２ ＨＤＰ ＣＶＤ膜を形成する。
【００２１】前記技術的課題を達成するために、本発明
は前記二方法と異なる次のような微細な線幅と高縦横比
を有する領域に絶縁膜を埋込む方法を提供する。
は前記二方法と異なる次のような微細な線幅と高縦横比
を有する領域に絶縁膜を埋込む方法を提供する。
【００２２】すなわち、（ａ）半導体基板上に導電性ラ
インを形成する。（ｂ）前記結果物全面に前記導電性ラ
インの間を埋込む第１ ＢＰＳＧ膜を形成する。（ｃ）
前記導電性ラインが露出しない範囲内で前記第１ ＢＰ
ＳＧ膜の全面を乾式エッチバックする。（ｄ）前記第１
ＢＰＳＧ膜の全面に第２ ＢＰＳＧ膜を形成する。
インを形成する。（ｂ）前記結果物全面に前記導電性ラ
インの間を埋込む第１ ＢＰＳＧ膜を形成する。（ｃ）
前記導電性ラインが露出しない範囲内で前記第１ ＢＰ
ＳＧ膜の全面を乾式エッチバックする。（ｄ）前記第１
ＢＰＳＧ膜の全面に第２ ＢＰＳＧ膜を形成する。
【００２３】本発明は、微細な線幅と高縦横比を有する
領域に絶縁膜を埋込む方法として多段階方式を用いるこ
とが好ましい。すなわち、本発明は第１ないし第３段階
で前記領域に絶縁膜を埋込む。このようにして、前記導
電性ラインの間にボイドが形成されることなく絶縁膜を
埋込むことができる。
領域に絶縁膜を埋込む方法として多段階方式を用いるこ
とが好ましい。すなわち、本発明は第１ないし第３段階
で前記領域に絶縁膜を埋込む。このようにして、前記導
電性ラインの間にボイドが形成されることなく絶縁膜を
埋込むことができる。
【００２４】
【発明の実施の形態】以下、本発明の実施例による微細
な線幅と高縦横比を有する領域に絶縁膜を埋込む半導体
装置の製造方法を、添付図面を参照して詳細に説明す
る。しかし、本発明の実施例は多様な別の形態に変形で
き、本発明の範囲が下で詳述する実施例に限定されるこ
とは止揚することが望ましい。
な線幅と高縦横比を有する領域に絶縁膜を埋込む半導体
装置の製造方法を、添付図面を参照して詳細に説明す
る。しかし、本発明の実施例は多様な別の形態に変形で
き、本発明の範囲が下で詳述する実施例に限定されるこ
とは止揚することが望ましい。
【００２５】本発明の実施例は、当業界の平均的な知識
を有する者に本発明をより完全に説明するために提供さ
れることである。図面における層や領域の厚さは明細書
の明確性のために誇張されている。図面上で同一な符号
は同一な要素を指称する。また、ある層が異なる層また
は基板の”上部”にあると記載された場合、前記ある層
が前記異なる層または基板の上部に直接存在する場合も
あり、その間に第３の層が介在される場合もある。
を有する者に本発明をより完全に説明するために提供さ
れることである。図面における層や領域の厚さは明細書
の明確性のために誇張されている。図面上で同一な符号
は同一な要素を指称する。また、ある層が異なる層また
は基板の”上部”にあると記載された場合、前記ある層
が前記異なる層または基板の上部に直接存在する場合も
あり、その間に第３の層が介在される場合もある。
【００２６】第１実施例 まず、本発明の第１実施例による微細な線幅と高縦横比
を有する領域に絶縁膜を埋込む方法を説明する。
を有する領域に絶縁膜を埋込む方法を説明する。
【００２７】図１を参照すれば、半導体基板４０上に導
電性ライン４２を形成する。前記導電性ライン４２は、
ゲートライン、ワードライン、ビットラインまたは前記
ラインを連結する相互連結ライン（inter-connection l
ine）である。前記導電性ライン４２の側面にスペーサ
をさらに形成できる。前記導電性ライン４２を形成する
ことにおいて、ライン間の間隔４４と縦横比は特別に限
定されない。したがって、前記導電性ライン４２の間隔
４４は必要に応じて広くまたは狭く形成でき、その縦横
比は高低を問わない。前記導電性ライン４２間の間隔４
４とその縦横比が変わることによって、前記導電性ライ
ンの間を埋込む絶縁膜形成工程が変わる場合がある。
電性ライン４２を形成する。前記導電性ライン４２は、
ゲートライン、ワードライン、ビットラインまたは前記
ラインを連結する相互連結ライン（inter-connection l
ine）である。前記導電性ライン４２の側面にスペーサ
をさらに形成できる。前記導電性ライン４２を形成する
ことにおいて、ライン間の間隔４４と縦横比は特別に限
定されない。したがって、前記導電性ライン４２の間隔
４４は必要に応じて広くまたは狭く形成でき、その縦横
比は高低を問わない。前記導電性ライン４２間の間隔４
４とその縦横比が変わることによって、前記導電性ライ
ンの間を埋込む絶縁膜形成工程が変わる場合がある。
【００２８】引続き、前記結果物全面に前記導電性ライ
ン４２間を埋込む絶縁膜を形成する。前記導電性ライン
４２間の間隔４４とその縦横比が微細でなく高くない場
合、例えば前記導電性ライン４２間の間隔４４が０．１
５μｍ以上でかつその縦横比が３：１以下である場合
に、一度にボイドが形成することなく、前記導電性ライ
ン４２間に絶縁膜を埋込むことができる。
ン４２間を埋込む絶縁膜を形成する。前記導電性ライン
４２間の間隔４４とその縦横比が微細でなく高くない場
合、例えば前記導電性ライン４２間の間隔４４が０．１
５μｍ以上でかつその縦横比が３：１以下である場合
に、一度にボイドが形成することなく、前記導電性ライ
ン４２間に絶縁膜を埋込むことができる。
【００２９】反面、前記導電性ライン４２間の間隔４４
とその縦横比が微細で高い場合、例えば前記導電性ライ
ン４２間の間隔４４が０．１５μｍ以下、望ましくは
０．１１〜０．１５μｍ、さらに望ましくは０．１２μ
ｍで、かつ、その縦横比が３：１以上、望ましくは３：
１〜８：１、さらに望ましくは５：１である場合、前記
導電性ライン４２間に絶縁膜を埋込む工程は多段階で施
すことが望ましい。これにより、前記導電性ライン４２
間にボイドが形成されないように絶縁膜を埋込むことが
できる。
とその縦横比が微細で高い場合、例えば前記導電性ライ
ン４２間の間隔４４が０．１５μｍ以下、望ましくは
０．１１〜０．１５μｍ、さらに望ましくは０．１２μ
ｍで、かつ、その縦横比が３：１以上、望ましくは３：
１〜８：１、さらに望ましくは５：１である場合、前記
導電性ライン４２間に絶縁膜を埋込む工程は多段階で施
すことが望ましい。これにより、前記導電性ライン４２
間にボイドが形成されないように絶縁膜を埋込むことが
できる。
【００３０】具体的に、図２ないし図４を参照し、前記
導電性ライン４２間に絶縁膜を埋込む多段階工程は、第
１ないし第３段階で行う。
導電性ライン４２間に絶縁膜を埋込む多段階工程は、第
１ないし第３段階で行う。
【００３１】図２を参照すれば、前記第１段階は、前記
導電性ライン４２と半導体基板４０の全面に前記導電性
ライン４２間を埋込む第１絶縁膜４６を形成する段階で
ある。このとき、前記第１絶縁膜４６は前記導電性ライ
ン４２間に部分的に埋込まれる。前記第１絶縁膜４６
は、ＢＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ（Self
Alignment CVD）ＢＰＳＧ膜、ＳＡＵＳＧ（Self Alignm
ent Undoped SilicateGlass）膜及びＨＤＰ ＣＶＤ膜
よりなる群から選択されたいずれか一つで形成する。
導電性ライン４２と半導体基板４０の全面に前記導電性
ライン４２間を埋込む第１絶縁膜４６を形成する段階で
ある。このとき、前記第１絶縁膜４６は前記導電性ライ
ン４２間に部分的に埋込まれる。前記第１絶縁膜４６
は、ＢＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ（Self
Alignment CVD）ＢＰＳＧ膜、ＳＡＵＳＧ（Self Alignm
ent Undoped SilicateGlass）膜及びＨＤＰ ＣＶＤ膜
よりなる群から選択されたいずれか一つで形成する。
【００３２】前記第１絶縁膜４６が第１ ＢＰＳＧ膜で
形成される場合、前記第１ ＢＰＳＧ膜を構成する組成
成分のフロー率によって不純物、例えばホウ素（Ｂ）や
燐（Ｐ）の生成量が変わる。前記不純物の生成量によっ
て前記第１ ＢＰＳＧ膜の蒸着率が変わる。前記第１
ＢＰＳＧ膜は、その組成成分であるＴＥＯＳ（TetraEth
yl Ortho Silicate）、ＴＥＢ（Ｂ（ＯＣ2 Ｈ5 ）3 ）
及びＴＭＯＰ（ＰＯ（ＯＣＨ3 ）3 ）のフロー率が各々
１３．０〜１７．０ｓｌｍ（standard liter/minut
e）、９．０ｓｌｍ〜２０ｓｌｍ及び４．０ｓｌｍ〜２
０ｓｌｍになるようにして形成することが望ましい。こ
のとき、前記第１ ＢＰＳＧ膜は５００Å〜２，０００
Å程度の厚さで形成する。
形成される場合、前記第１ ＢＰＳＧ膜を構成する組成
成分のフロー率によって不純物、例えばホウ素（Ｂ）や
燐（Ｐ）の生成量が変わる。前記不純物の生成量によっ
て前記第１ ＢＰＳＧ膜の蒸着率が変わる。前記第１
ＢＰＳＧ膜は、その組成成分であるＴＥＯＳ（TetraEth
yl Ortho Silicate）、ＴＥＢ（Ｂ（ＯＣ2 Ｈ5 ）3 ）
及びＴＭＯＰ（ＰＯ（ＯＣＨ3 ）3 ）のフロー率が各々
１３．０〜１７．０ｓｌｍ（standard liter/minut
e）、９．０ｓｌｍ〜２０ｓｌｍ及び４．０ｓｌｍ〜２
０ｓｌｍになるようにして形成することが望ましい。こ
のとき、前記第１ ＢＰＳＧ膜は５００Å〜２，０００
Å程度の厚さで形成する。
【００３３】たとえ、前記第１絶縁膜４６が前記導電性
ライン４２間に部分的に埋込まれるといえども、前記導
電性ライン４２間の間隔４４が前記したように狭くて前
記導電性ライン４２の縦横比が高いため、前記導電性ラ
イン４２間に埋込まれた第１絶縁膜４６にボイド４８が
生じる。前記ボイド４８は、通常、第１絶縁膜４６より
誘電定数が低いため、前記第１絶縁膜４６と前記導電性
ライン４２でキャパシタが構成される場合、キャパシタ
のキャパシタンスが低くなる。これに伴い、半導体装置
の動作速度が遅くなる。また、前記ボイド４８が存在す
る場合、前記ボイド４８により隣接した前記導電性ライ
ン４２間にブリッジ（bridge）が形成され、前記導電性
ライン４２が相互連結される場合がある。したがって、
前記ボイド４８は取り除くことが望ましい。
ライン４２間に部分的に埋込まれるといえども、前記導
電性ライン４２間の間隔４４が前記したように狭くて前
記導電性ライン４２の縦横比が高いため、前記導電性ラ
イン４２間に埋込まれた第１絶縁膜４６にボイド４８が
生じる。前記ボイド４８は、通常、第１絶縁膜４６より
誘電定数が低いため、前記第１絶縁膜４６と前記導電性
ライン４２でキャパシタが構成される場合、キャパシタ
のキャパシタンスが低くなる。これに伴い、半導体装置
の動作速度が遅くなる。また、前記ボイド４８が存在す
る場合、前記ボイド４８により隣接した前記導電性ライ
ン４２間にブリッジ（bridge）が形成され、前記導電性
ライン４２が相互連結される場合がある。したがって、
前記ボイド４８は取り除くことが望ましい。
【００３４】図３を参照すれば、前記第２段階は前記ボ
イド４８を取り除くために、前記第１絶縁膜４６の全面
を蝕刻する段階である。前記蝕刻は、前記第１絶縁膜４
６を完全に取り除くためではなく、前記第１絶縁膜４６
に形成されたボイド４８を取り除くための一つの手段と
して実施する。したがって、前記蝕刻は、前記第１絶縁
膜４６に形成された前記ボイド４８を取り除く程度に実
施する。前記ボイド４８が生じる位置は、前記第１絶縁
膜４６の厚さによって変わる。前記ボイド４８は、前記
第１絶縁膜４６の厚さによって前記導電性ライン４２間
の上側または下方に生じる。前記ボイド４８は、可能な
限り前記第１絶縁膜４６の上側に位置することが望まし
い。この場合、前記蝕刻により前記導電性ライン４２が
露出することなく前記ボイド４８のみを取り除くことが
できる。したがって、前記第１段階で前記第１絶縁膜４
６を形成する時、このような事項を考慮することが望ま
しく、前記第１絶縁膜４６の厚さはこの点を考慮したも
のである。
イド４８を取り除くために、前記第１絶縁膜４６の全面
を蝕刻する段階である。前記蝕刻は、前記第１絶縁膜４
６を完全に取り除くためではなく、前記第１絶縁膜４６
に形成されたボイド４８を取り除くための一つの手段と
して実施する。したがって、前記蝕刻は、前記第１絶縁
膜４６に形成された前記ボイド４８を取り除く程度に実
施する。前記ボイド４８が生じる位置は、前記第１絶縁
膜４６の厚さによって変わる。前記ボイド４８は、前記
第１絶縁膜４６の厚さによって前記導電性ライン４２間
の上側または下方に生じる。前記ボイド４８は、可能な
限り前記第１絶縁膜４６の上側に位置することが望まし
い。この場合、前記蝕刻により前記導電性ライン４２が
露出することなく前記ボイド４８のみを取り除くことが
できる。したがって、前記第１段階で前記第１絶縁膜４
６を形成する時、このような事項を考慮することが望ま
しく、前記第１絶縁膜４６の厚さはこの点を考慮したも
のである。
【００３５】前記蝕刻の一つの方法として、前記第１絶
縁膜４６の全面を乾式エッチバック５０する。このと
き、前記乾式エッチバックは数百ワット（Ｗ）、望まし
くは４００Ｗ〜６００Ｗの電力で実施する。前記乾式エ
ッチバック５０は、前記導電性ライン４２が露出しない
範囲内で前記ボイド４８を取り除くまで実施する。この
結果、前記導電性ライン４２間でボイド４８を取り除い
た第１絶縁膜パターン４６ａが形成される。前記乾式エ
ッチバックは、アルゴンガス（Ａｒ）とフッ素ガス
（Ｆ）をベースとするプラズマソースを使用して実施す
る。
縁膜４６の全面を乾式エッチバック５０する。このと
き、前記乾式エッチバックは数百ワット（Ｗ）、望まし
くは４００Ｗ〜６００Ｗの電力で実施する。前記乾式エ
ッチバック５０は、前記導電性ライン４２が露出しない
範囲内で前記ボイド４８を取り除くまで実施する。この
結果、前記導電性ライン４２間でボイド４８を取り除い
た第１絶縁膜パターン４６ａが形成される。前記乾式エ
ッチバックは、アルゴンガス（Ａｒ）とフッ素ガス
（Ｆ）をベースとするプラズマソースを使用して実施す
る。
【００３６】図４を参照すれば、前記第３段階は前記ボ
イド４８を取り除いた後、その結果物全面に第２絶縁膜
５２を形成する段階である。前記第２絶縁膜５２は、Ｂ
ＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ
膜、ＳＡＵＳＧ膜及びＨＤＰＣＶＤ膜よりなる群から選
択されたいずれか一つで形成する。前記第１及び第２絶
縁膜４６、５２が前記群の中から選択された相異なる絶
縁膜で形成されても差し支えないが、前記第１及び第２
絶縁膜４６、５２は選択された同一な絶縁膜で形成され
ることが望ましい。前記第２絶縁膜５２が第２ ＢＰＳ
Ｇ膜で形成される場合、前記第２ ＢＰＳＧ膜はその成
分であるＴＥＯＳ、ＴＥＢ及びＴＭＯＰを各々１３．０
〜１７．０ｓｌｍ、６．０ｓｌｍ〜２０ｓｌｍ及び３．
０ｓｌｍ〜２０ｓｌｍ程度のフロー率でフローさせて形
成する。前記第２ ＢＰＳＧ膜は６，０００Å〜１０，
０００Å程度の厚さで形成する。図４は前記第１及び第
２絶縁膜４６、５２が同一な絶縁性物質で形成される場
合を示した図面である。したがって、前記二つの絶縁膜
４６、５２間の境界は現れない。引続き、前記第２絶縁
膜５２を形成した後その全面を平坦化する。
イド４８を取り除いた後、その結果物全面に第２絶縁膜
５２を形成する段階である。前記第２絶縁膜５２は、Ｂ
ＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ
膜、ＳＡＵＳＧ膜及びＨＤＰＣＶＤ膜よりなる群から選
択されたいずれか一つで形成する。前記第１及び第２絶
縁膜４６、５２が前記群の中から選択された相異なる絶
縁膜で形成されても差し支えないが、前記第１及び第２
絶縁膜４６、５２は選択された同一な絶縁膜で形成され
ることが望ましい。前記第２絶縁膜５２が第２ ＢＰＳ
Ｇ膜で形成される場合、前記第２ ＢＰＳＧ膜はその成
分であるＴＥＯＳ、ＴＥＢ及びＴＭＯＰを各々１３．０
〜１７．０ｓｌｍ、６．０ｓｌｍ〜２０ｓｌｍ及び３．
０ｓｌｍ〜２０ｓｌｍ程度のフロー率でフローさせて形
成する。前記第２ ＢＰＳＧ膜は６，０００Å〜１０，
０００Å程度の厚さで形成する。図４は前記第１及び第
２絶縁膜４６、５２が同一な絶縁性物質で形成される場
合を示した図面である。したがって、前記二つの絶縁膜
４６、５２間の境界は現れない。引続き、前記第２絶縁
膜５２を形成した後その全面を平坦化する。
【００３７】図４に示したように、本発明の第１実施例
による半導体装置の製造方法を用いて微細な線幅と高縦
横比を有する導電性ライン４２間に絶縁膜を埋込む場
合、前記導電性ライン４２間にボイドが生じないことが
わかる。
による半導体装置の製造方法を用いて微細な線幅と高縦
横比を有する導電性ライン４２間に絶縁膜を埋込む場
合、前記導電性ライン４２間にボイドが生じないことが
わかる。
【００３８】第２実施例 本発明の第２実施例は前記本発明の第１実施例と同じく
微細な線幅と高縦横比を有する導電性ラインの間に絶縁
膜を多段階に埋込む半導体装置の製造方法を提供する
が、前記第１実施例と導電性ラインの間を埋込む最初の
絶縁膜の表面処理方式を別にする。
微細な線幅と高縦横比を有する導電性ラインの間に絶縁
膜を多段階に埋込む半導体装置の製造方法を提供する
が、前記第１実施例と導電性ラインの間を埋込む最初の
絶縁膜の表面処理方式を別にする。
【００３９】図５ないし図８は本発明の第２実施例によ
る微細な線幅と高縦横比を有する領域に絶縁膜を埋込む
方法を段階別に示した断面図である。
る微細な線幅と高縦横比を有する領域に絶縁膜を埋込む
方法を段階別に示した断面図である。
【００４０】図５を参照すれば、半導体基板５４を活性
領域とフィールド領域に区分した次にフィールド領域に
フィールド酸化膜（図示せず）を形成する。前記活性領
域上にゲートライン５６を形成し、前記ゲートライン５
６の全面にゲート保護絶縁膜すなわち、ゲートスペーサ
５８を形成する。前記ゲートスペーサ５８を含んだゲー
トライン５６の間隔とその縦横比は、半導体装置の集積
度が高くなるによって狭くて高くなる。前記ゲートライ
ン５６間の間隔と縦横比の値によって後続する前記ゲー
トライン５６間に絶縁膜を埋込む工程が変わる。これに
ついては前記第１実施例で詳述したので省略する。
領域とフィールド領域に区分した次にフィールド領域に
フィールド酸化膜（図示せず）を形成する。前記活性領
域上にゲートライン５６を形成し、前記ゲートライン５
６の全面にゲート保護絶縁膜すなわち、ゲートスペーサ
５８を形成する。前記ゲートスペーサ５８を含んだゲー
トライン５６の間隔とその縦横比は、半導体装置の集積
度が高くなるによって狭くて高くなる。前記ゲートライ
ン５６間の間隔と縦横比の値によって後続する前記ゲー
トライン５６間に絶縁膜を埋込む工程が変わる。これに
ついては前記第１実施例で詳述したので省略する。
【００４１】以下、後続する説明は、前記ゲートライン
５６間の間隔、すなわち隣接した前記ゲートスペーサ５
８間の間隔６０が０．１５μｍ以下であり、その縦横比
が少なくても３：１以上のとき、多段階で前記ゲートラ
イン５６間に絶縁膜を埋込む方法に関する説明である。
５６間の間隔、すなわち隣接した前記ゲートスペーサ５
８間の間隔６０が０．１５μｍ以下であり、その縦横比
が少なくても３：１以上のとき、多段階で前記ゲートラ
イン５６間に絶縁膜を埋込む方法に関する説明である。
【００４２】一方、前記ゲートスペーサ５８が形成され
た後、ゲートスペーサ５８の間隔６０は下方で０．１μ
ｍ以下で、上側入口で０．１２μｍ程度となる。また、
前記ゲートスペーサ５８を形成した後、前記半導体基板
５４上に形成された前記ゲートライン５６とゲートスペ
ーサ５８でなされるゲート積層物の高さは４，０００Å
程度となる。結果的に、前記半導体基板５４上に縦横比
が３：１以上であるゲート積層物が形成される。前記ゲ
ートライン５６間に絶縁膜を埋込む工程は、第１ないし
第３段階からなる多段階工程である。
た後、ゲートスペーサ５８の間隔６０は下方で０．１μ
ｍ以下で、上側入口で０．１２μｍ程度となる。また、
前記ゲートスペーサ５８を形成した後、前記半導体基板
５４上に形成された前記ゲートライン５６とゲートスペ
ーサ５８でなされるゲート積層物の高さは４，０００Å
程度となる。結果的に、前記半導体基板５４上に縦横比
が３：１以上であるゲート積層物が形成される。前記ゲ
ートライン５６間に絶縁膜を埋込む工程は、第１ないし
第３段階からなる多段階工程である。
【００４３】図６を参照すれば、前記第１段階は、図５
の結果物全面に前記ゲートライン５６間を埋込む第１絶
縁膜６２を形成する段階である。このとき、前記ゲート
ライン５６間を完全に埋込むのではなく部分的に埋込
む。前記第１絶縁膜６２はＢＰＳＧ膜、Ｏ3 ＴＥＯＳ
膜、ＳＡＣＶＤ ＢＰＳＧ膜、ＳＡＵＳＧ膜及びＨＤＰ
ＣＶＤ膜よりなる群から選択されたいずれか一つで形成
するが、充填（filling）特性を考慮するとき、前記Ｈ
ＤＰ ＣＶＤ膜で形成することが望ましい。
の結果物全面に前記ゲートライン５６間を埋込む第１絶
縁膜６２を形成する段階である。このとき、前記ゲート
ライン５６間を完全に埋込むのではなく部分的に埋込
む。前記第１絶縁膜６２はＢＰＳＧ膜、Ｏ3 ＴＥＯＳ
膜、ＳＡＣＶＤ ＢＰＳＧ膜、ＳＡＵＳＧ膜及びＨＤＰ
ＣＶＤ膜よりなる群から選択されたいずれか一つで形成
するが、充填（filling）特性を考慮するとき、前記Ｈ
ＤＰ ＣＶＤ膜で形成することが望ましい。
【００４４】前記第１絶縁膜６２が第１ ＨＤＰ ＣＶ
Ｄ膜で形成される場合、前記第１ＨＤＰ ＣＶＤ膜は、
蝕刻／蒸着比が０．１０〜０．１５になる条件下で１，
０００Å〜３，０００Å程度の厚さで形成する。前記第
１ ＨＤＰ ＣＶＤ膜がこのような条件下で形成される
ときに、前記第１ ＨＤＰ ＣＶＤにボイドが発生する
ことを防止でき、発生しても前記第１絶縁膜６２の上側
に生じたボイド除去が容易になる。
Ｄ膜で形成される場合、前記第１ＨＤＰ ＣＶＤ膜は、
蝕刻／蒸着比が０．１０〜０．１５になる条件下で１，
０００Å〜３，０００Å程度の厚さで形成する。前記第
１ ＨＤＰ ＣＶＤ膜がこのような条件下で形成される
ときに、前記第１ ＨＤＰ ＣＶＤにボイドが発生する
ことを防止でき、発生しても前記第１絶縁膜６２の上側
に生じたボイド除去が容易になる。
【００４５】図７を参照すれば、第２段階は前記第１絶
縁膜６２の全面をスパッタリングして蝕刻する段階であ
る。前記スパッタリングは、前記ゲートライン５６が露
出しない範囲内で所定の時間実施する。前記第１絶縁膜
６２の蝕刻率は前記スパッタリング角が大きいほど高く
なる。したがって、前記スパッタリング時間はスパッタ
リング角によって変わる。前記スパッタリング角は４５
゜以上大きいほど良いが、４５゜〜５５゜の間が望まし
い。
縁膜６２の全面をスパッタリングして蝕刻する段階であ
る。前記スパッタリングは、前記ゲートライン５６が露
出しない範囲内で所定の時間実施する。前記第１絶縁膜
６２の蝕刻率は前記スパッタリング角が大きいほど高く
なる。したがって、前記スパッタリング時間はスパッタ
リング角によって変わる。前記スパッタリング角は４５
゜以上大きいほど良いが、４５゜〜５５゜の間が望まし
い。
【００４６】一方、前記スパッタリング角は、スパッタ
リング時に加えられる誘導電力により調節される。前記
スパッタリング角を前記範囲内に維持するために、前記
誘導電力は低周波電力と高周波電力がすべて５００Ｗ〜
４，０００Ｗ程度になるようにする。前記低周波電力と
高周波電力は、５００Ｗ〜４，０００Ｗ範囲内で任意の
値を有することができる。例えば、前記低周波電力と高
周波電力はすべて同一な値を有することができる。前記
低周波電力と高周波電力が異なる値を有する場合、前記
スパッタリング角を４５゜〜５５゜に維持するための前
記二電力間の差は概略１，０００Ｗ程度が望ましい。例
えば、前記低周波電力が２，５００Ｗ程度である時、前
記高周波電力は概略１，４００Ｗ程度になるようにす
る。
リング時に加えられる誘導電力により調節される。前記
スパッタリング角を前記範囲内に維持するために、前記
誘導電力は低周波電力と高周波電力がすべて５００Ｗ〜
４，０００Ｗ程度になるようにする。前記低周波電力と
高周波電力は、５００Ｗ〜４，０００Ｗ範囲内で任意の
値を有することができる。例えば、前記低周波電力と高
周波電力はすべて同一な値を有することができる。前記
低周波電力と高周波電力が異なる値を有する場合、前記
スパッタリング角を４５゜〜５５゜に維持するための前
記二電力間の差は概略１，０００Ｗ程度が望ましい。例
えば、前記低周波電力が２，５００Ｗ程度である時、前
記高周波電力は概略１，４００Ｗ程度になるようにす
る。
【００４７】前記スパッタリングに使われるガスは、ア
ルゴン（Ａｒ）、酸素（Ｏ2 ）、窒素（Ｎ2 ）、アンモ
ニア（ＮＨ3 ）、四フッ化炭素（Carbon Tetra Fluorid
e；ＣＦ4 ）及び塩素（Ｃｌ2 ）よりなる群から選択さ
れたいずれか一つである。
ルゴン（Ａｒ）、酸素（Ｏ2 ）、窒素（Ｎ2 ）、アンモ
ニア（ＮＨ3 ）、四フッ化炭素（Carbon Tetra Fluorid
e；ＣＦ4 ）及び塩素（Ｃｌ2 ）よりなる群から選択さ
れたいずれか一つである。
【００４８】前記スパッタリングの結果、図７に示すよ
うに、後続工程で異なる絶縁膜が形成されることに適合
した形態の表面を有する第１絶縁膜パターン６２ａが形
成される。前記第１絶縁膜６２の全面をスパッタリング
する時、スパッタリング角を調節することによって前記
第１絶縁膜パターン６２ａの表面が異なる絶縁膜を形成
することに適合した表面になる。
うに、後続工程で異なる絶縁膜が形成されることに適合
した形態の表面を有する第１絶縁膜パターン６２ａが形
成される。前記第１絶縁膜６２の全面をスパッタリング
する時、スパッタリング角を調節することによって前記
第１絶縁膜パターン６２ａの表面が異なる絶縁膜を形成
することに適合した表面になる。
【００４９】図８を参照すれば、第３段階は前記第１絶
縁膜パターン６２ａの全面に前記ゲートライン５６間の
埋込まれてない部分を埋込む第２絶縁膜６４を形成する
段階である。前記第２絶縁膜６４は、前記第１絶縁膜６
２と同じく、ＢＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶ
Ｄ ＢＰＳＧ膜、ＳＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よ
りなる群から選択されたいずれか一つで形成する。だ
が、前記ゲートスペーサ５８間の間隔６０が０．１μｍ
以下で非常に狭く、前記ゲート積層物の縦横比が３：１
以上で非常に大きい。したがって、前記第２絶縁膜６４
は充填特性が優秀であり前記第１絶縁膜６２と同一な絶
縁膜である第２ ＨＤＰ ＣＶＤ膜で形成することが望
ましい。前記第２ ＨＤＰ ＣＶＤ膜は、蝕刻／蒸着比
が０．１５〜０．３３になる条件下で形成することが望
ましい。以後、前記第２絶縁膜６４を平坦化する。図８
で前記第１絶縁膜パターン６２ａと第２絶縁膜６４がす
べてＨＤＰ ＣＶＤ膜で形成されるので前記二つの絶縁
膜の区分は消える。
縁膜パターン６２ａの全面に前記ゲートライン５６間の
埋込まれてない部分を埋込む第２絶縁膜６４を形成する
段階である。前記第２絶縁膜６４は、前記第１絶縁膜６
２と同じく、ＢＰＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶ
Ｄ ＢＰＳＧ膜、ＳＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よ
りなる群から選択されたいずれか一つで形成する。だ
が、前記ゲートスペーサ５８間の間隔６０が０．１μｍ
以下で非常に狭く、前記ゲート積層物の縦横比が３：１
以上で非常に大きい。したがって、前記第２絶縁膜６４
は充填特性が優秀であり前記第１絶縁膜６２と同一な絶
縁膜である第２ ＨＤＰ ＣＶＤ膜で形成することが望
ましい。前記第２ ＨＤＰ ＣＶＤ膜は、蝕刻／蒸着比
が０．１５〜０．３３になる条件下で形成することが望
ましい。以後、前記第２絶縁膜６４を平坦化する。図８
で前記第１絶縁膜パターン６２ａと第２絶縁膜６４がす
べてＨＤＰ ＣＶＤ膜で形成されるので前記二つの絶縁
膜の区分は消える。
【００５０】いままで言及しなかったが、本発明の第１
及び第２実施例で、前記第１ないし第３段階はインサイ
チュ（in-situ）方式で行うことができる。
及び第２実施例で、前記第１ないし第３段階はインサイ
チュ（in-situ）方式で行うことができる。
【００５１】第３実施例 前記第１及び第２実施例による方法は、浅いトレンチ型
素子分離膜を形成する方法にも適用できる。
素子分離膜を形成する方法にも適用できる。
【００５２】図９ないし図１３は本発明の第３実施例に
よる微細な線幅と高縦横比を有する領域に絶縁膜を埋込
む方法を段階別に示した断面図である図９を参照すれ
ば、半導体基板７０を活性領域とフィールド領域に区分
した後、前記フィールド領域に所定の幅を有するトレン
チライン７２を形成する。前記トレンチライン７２は所
定の幅と縦横比を有する。例えば、前記トレンチライン
７２は０．３５μｍ以下の幅と少なくとも３：１以上の
縦横比を有する。
よる微細な線幅と高縦横比を有する領域に絶縁膜を埋込
む方法を段階別に示した断面図である図９を参照すれ
ば、半導体基板７０を活性領域とフィールド領域に区分
した後、前記フィールド領域に所定の幅を有するトレン
チライン７２を形成する。前記トレンチライン７２は所
定の幅と縦横比を有する。例えば、前記トレンチライン
７２は０．３５μｍ以下の幅と少なくとも３：１以上の
縦横比を有する。
【００５３】図１０ないし図１２を参照すれば、前記半
導体基板７０上に前記トレンチライン７２を埋込む絶縁
膜を形成する工程は第１ないし第３段階で施されること
がわかる。
導体基板７０上に前記トレンチライン７２を埋込む絶縁
膜を形成する工程は第１ないし第３段階で施されること
がわかる。
【００５４】具体的に、図１０を参照すれば、第１段階
は前記半導体基板７０上に前記トレンチライン７２を部
分的に埋込む第１絶縁膜７４を形成する段階である。前
記第１絶縁膜７４は前記トレンチライン７２を部分的に
埋込む。前記第１絶縁膜７４は、ＢＰＳＧ膜、Ｏ3 Ｔ
ＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、ＳＡＵＳＧ膜及び
ＨＤＰ ＣＶＤ膜よりなる群から選択されたいずれか一
つで形成する。
は前記半導体基板７０上に前記トレンチライン７２を部
分的に埋込む第１絶縁膜７４を形成する段階である。前
記第１絶縁膜７４は前記トレンチライン７２を部分的に
埋込む。前記第１絶縁膜７４は、ＢＰＳＧ膜、Ｏ3 Ｔ
ＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、ＳＡＵＳＧ膜及び
ＨＤＰ ＣＶＤ膜よりなる群から選択されたいずれか一
つで形成する。
【００５５】第２段階は、図１１に示すように、前記第
１絶縁膜７４を蝕刻し、前記トレンチライン７２内の前
記第１絶縁膜７４に生じたボイド７６を取り除くと共に
前記第１絶縁膜７４の表面を滑らかにする段階である。
この結果、前記半導体基板７０上に前記ボイド７６が取
り除かれた第１絶縁膜パターン７４ａが形成される。
１絶縁膜７４を蝕刻し、前記トレンチライン７２内の前
記第１絶縁膜７４に生じたボイド７６を取り除くと共に
前記第１絶縁膜７４の表面を滑らかにする段階である。
この結果、前記半導体基板７０上に前記ボイド７６が取
り除かれた第１絶縁膜パターン７４ａが形成される。
【００５６】第３段階は、図１２に示すように、前記蝕
刻をたどった前記第１絶縁膜パターン７４ａ上に前記ト
レンチライン７２の埋込まれてない部分を完全に埋込む
第２絶縁膜７８を形成する段階である。必要な場合、前
記第１及び第２絶縁膜７４、７８は相異なる絶縁性物質
膜で形成できるが、特性上同一な絶縁性物質膜で形成す
ることが望ましい。前記第２段階及び第３段階は、前記
第１実施例及び第２実施例のなかから選択されたいずれ
か一つの方法で実施する。前記第２絶縁膜７８を形成し
た後その全面を前記半導体基板７０の界面が露出すると
きまで平坦化すれば、図１３に示すように、０．１５μ
ｍ以下の幅と少なくとも３：１以上の縦横比を有する前
記トレンチライン７２にボイドが含まれない素子分離膜
８０が形成される。
刻をたどった前記第１絶縁膜パターン７４ａ上に前記ト
レンチライン７２の埋込まれてない部分を完全に埋込む
第２絶縁膜７８を形成する段階である。必要な場合、前
記第１及び第２絶縁膜７４、７８は相異なる絶縁性物質
膜で形成できるが、特性上同一な絶縁性物質膜で形成す
ることが望ましい。前記第２段階及び第３段階は、前記
第１実施例及び第２実施例のなかから選択されたいずれ
か一つの方法で実施する。前記第２絶縁膜７８を形成し
た後その全面を前記半導体基板７０の界面が露出すると
きまで平坦化すれば、図１３に示すように、０．１５μ
ｍ以下の幅と少なくとも３：１以上の縦横比を有する前
記トレンチライン７２にボイドが含まれない素子分離膜
８０が形成される。
【００５７】図面と明細書に最適実施例を開示した。こ
こで、特定の用語が使われたが、これは単に本発明を説
明するための目的から使われたことであり意味限定や特
許請求範囲に記載された本発明の範囲を制限するために
使われたことでない。
こで、特定の用語が使われたが、これは単に本発明を説
明するための目的から使われたことであり意味限定や特
許請求範囲に記載された本発明の範囲を制限するために
使われたことでない。
【００５８】例えば、前記第１及び第２ ＢＰＳＧ膜の
組成成分として前記ＴＥＢ、ＴＭＯＰガスのみが開示さ
れたが、それ以外にもＴＭＢ、ＴＥＰＯガスなどを前記
第１及び第２ ＢＰＳＧ膜の組成成分として使用するこ
とができる。
組成成分として前記ＴＥＢ、ＴＭＯＰガスのみが開示さ
れたが、それ以外にもＴＭＢ、ＴＥＰＯガスなどを前記
第１及び第２ ＢＰＳＧ膜の組成成分として使用するこ
とができる。
【００５９】
【発明の効果】前述したように、本発明は第１ないし第
３段階からなる多段階方式で微細な線幅と高縦横比を有
する領域、例えば導電性ラインの間またはトレンチライ
ンに絶縁膜を埋込むことができる。前記第１段階で前記
領域に第１絶縁膜を部分的に埋込み、前記第２段階で前
記第１絶縁膜の全面を蝕刻し整えて、前記第３段階で前
記第１絶縁膜上に第２絶縁膜を形成し前記領域に絶縁膜
を埋込む。前記第１段階で前記領域を埋込む絶縁膜にボ
イドが生じるが、前記第２段階で前記ボイドは取り除か
れる。また、前記第２段階で前記第１絶縁膜の表面は前
記第２絶縁膜が形成されるのに適合した状態になる。し
たがって、前記第３段階で前記領域にボイドが生じない
ように前記第１絶縁膜上に前記第２絶縁膜を形成でき
る。
３段階からなる多段階方式で微細な線幅と高縦横比を有
する領域、例えば導電性ラインの間またはトレンチライ
ンに絶縁膜を埋込むことができる。前記第１段階で前記
領域に第１絶縁膜を部分的に埋込み、前記第２段階で前
記第１絶縁膜の全面を蝕刻し整えて、前記第３段階で前
記第１絶縁膜上に第２絶縁膜を形成し前記領域に絶縁膜
を埋込む。前記第１段階で前記領域を埋込む絶縁膜にボ
イドが生じるが、前記第２段階で前記ボイドは取り除か
れる。また、前記第２段階で前記第１絶縁膜の表面は前
記第２絶縁膜が形成されるのに適合した状態になる。し
たがって、前記第３段階で前記領域にボイドが生じない
ように前記第１絶縁膜上に前記第２絶縁膜を形成でき
る。
【図１】本発明の第１実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図２】本発明の第１実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図３】本発明の第１実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図４】本発明の第１実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図５】本発明の第２実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図６】本発明の第２実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図７】本発明の第２実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図８】本発明の第２実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図９】本発明の第３実施例による微細な線幅と高縦横
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
比を有する領域に絶縁膜を埋込む方法を段階別に示した
断面図である。
【図１０】本発明の第３実施例による微細な線幅と高縦
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
【図１１】本発明の第３実施例による微細な線幅と高縦
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
【図１２】本発明の第３実施例による微細な線幅と高縦
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
【図１３】本発明の第３実施例による微細な線幅と高縦
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
横比を有する領域に絶縁膜を埋込む方法を段階別に示し
た断面図である。
４０、５４、７０：半導体基板 ４２：導電性ライン ４４：ライン間の間隔 ４６、６２、７４：第１絶縁膜 ４８、７６：ボイド ５０：乾式エッチバック ５２、６４、７８：第２絶縁膜 ５６：ゲートライン ５８：ゲートスペーサ ６０：間隔 ７２：トレンチライン ８０：素子分離膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 柱 範 大韓民国京畿道龍仁市器興邑靈徳里13番地 斗進アパート104棟1006號 (72)発明者 金 衡 洙 大韓民国仁川市桂陽區兵防洞432−３番地
Claims (40)
- 【請求項１】 半導体基板上に所定の線幅と縦横比を有
する導電性ラインを備えて前記導電性ラインの間を絶縁
膜で埋込む半導体装置の製造方法において、 前記絶縁膜は多段階で埋込まれることを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記導電性ラインの線幅は０．１５μｍ
以下であり、その縦横比は３：１以上であることを特徴
とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記絶縁膜は第１ないし第３段階で前記
導電性ラインの間に埋込まれることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項４】 前記第１段階は前記導電性ラインの間に
第１絶縁膜を部分的に埋込む段階であることを特徴とす
る請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第２段階は前記第１絶縁膜の全面を
前記導電性ラインが露出しない範囲内で蝕刻する段階で
あることを特徴とする請求項４に記載の半導体装置の製
造方法。 - 【請求項６】 前記第３段階は前記蝕刻された第１絶縁
膜の全面に第２絶縁膜を形成する段階であることを特徴
とする請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第１絶縁膜または第２絶縁膜はＢＰ
ＳＧ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、
ＳＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よりなる群から選択
されたいずれか一つであることを特徴とする請求項６に
記載の半導体装置の製造方法。 - 【請求項８】 前記第１絶縁膜として使われるＢＰＳＧ
膜と前記第２絶縁膜として使われるＢＰＳＧ膜は各々そ
の組成成分であるＴＥＯＳ、ＴＥＢ及びＴＭＯＰのフロ
ー率を相違いに形成することを特徴とする請求項に７記
載の半導体装置の製造方法。 - 【請求項９】 前記第１絶縁膜として使われるＢＰＳＧ
膜は前記ＴＥＯＳ、ＴＥＢ及びＴＭＯＰのフロー率を各
々１３．０〜１７．０ｓｌｍ、９．０ｓｌｍ〜２０ｓｌ
ｍ及び４．０ｓｌｍ〜２０ｓｌｍにして形成することを
特徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１０】 前記ＢＰＳＧ膜は５００Å〜２，００
０Å程度の厚さで形成することを特徴とする請求項９に
記載の半導体装置の製造方法。 - 【請求項１１】 前記第２絶縁膜として使われるＢＰＳ
Ｇは前記ＴＥＯＳ、ＴＥＢ及びＴＭＯＰのフロー率を各
々１３．０〜１７．０ｓｌｍ、６．０ｓｌｍ〜２０ｓｌ
ｍ及び３．０ｓｌｍ〜２０ｓｌｍにして形成することを
特徴とする請求項８に記載の半導体装置の製造方法。 - 【請求項１２】 前記ＢＰＳＧ膜は６，０００Å〜１
０，０００Å程度の厚さで形成することを特徴とする請
求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記第１絶縁膜の表面を乾式エッチバ
ックで蝕刻することを特徴とする請求項５に記載の半導
体装置の製造方法。 - 【請求項１４】 前記乾式エッチバックはアルゴンガス
（Ａｒ）とフッ素ガス（Ｆ）をベースとするプラズマ蝕
刻方式を用いることを特徴とする請求項１３に記載の半
導体装置の製造方法。 - 【請求項１５】 前記第１絶縁膜は蝕刻／蒸着比が０．
１０〜０．１５になる条件下で形成されるＨＤＰ ＣＶ
Ｄ膜であることを特徴とする請求項４に記載の半導体装
置の製造方法。 - 【請求項１６】 前記ＨＤＰ ＣＶＤ膜は１，０００Å
〜３，０００Å程度の厚さで形成されることを特徴とす
る請求項１５に記載の半導体装置の製造方法。 - 【請求項１７】 前記第２絶縁膜は蝕刻／蒸着比が０．
１５〜０．３３になる条件下で形成されるＨＤＰ ＣＶ
Ｄ膜であることを特徴とする請求項６に記載の半導体装
置の製造方法。 - 【請求項１８】 前記第１絶縁膜の表面はスパッタリン
グ方式で蝕刻されることを特徴とする請求項５に記載の
半導体装置の製造方法。 - 【請求項１９】 前記第１絶縁膜の表面がアルゴンガス
（Ａｒ）、酸素ガス（Ｏ2 ）、窒素ガス（Ｎ2 ）、アン
モニアガス（ＮＨ3 ）、四フッ化炭素ガス（ＣＦ4 ）及
び塩素ガス（Ｃｌ2 ）よりなる群から選択されたいずれ
か一つを使用してスパッタリングされることを特徴とす
る請求項１８に記載の半導体装置の製造方法。 - 【請求項２０】 前記スパッタリング方式で誘導電力の
低周波電力と高周波電力は５００Ｗ〜４，０００Ｗであ
ることを特徴とする請求項１８に記載の半導体装置の製
造方法。 - 【請求項２１】 前記低周波電力と高周波電力間の差は
１，０００Ｗ程度であることを特徴とする請求項２０に
記載の半導体装置の製造方法。 - 【請求項２２】 前記スパッタリング方式でスパッタリ
ング角は４５゜〜５５゜であることを特徴とする請求項
１８に記載の半導体装置の製造方法。 - 【請求項２３】 前記第１ないし第３段階はインサイチ
ュ方式で進行することを特徴とする請求項３に記載の半
導体装置の製造方法。 - 【請求項２４】 （ａ）半導体基板上にゲートラインを
形成する段階と、 （ｂ）前記ゲートラインが形成された半導体基板全面に
前記ゲートラインの間を埋込む第１ ＨＤＰ ＣＶＤ膜
を形成する段階と、 （ｃ）前記ゲートラインが露出しない範囲で前記第１
ＨＤＰ ＣＶＤ膜の全面を蝕刻する段階と、 （ｄ）前記蝕刻された第１ ＨＤＰ ＣＶＤ膜の全面に
第２ ＨＤＰ ＣＶＤ膜を形成する段階を含むことを特
徴とする半導体装置の製造方法。 - 【請求項２５】 前記ゲートラインは０．１５μｍ以下
の線幅と３：１以上の縦横比を有するように形成するこ
とを特徴とする請求項２４に記載の半導体装置の製造方
法。 - 【請求項２６】 前記第１ ＨＤＰ ＣＶＤ膜は蝕刻／
蒸着比が０．１０〜０．１５になる条件下で形成される
ことを特徴とする請求項２４に記載の半導体装置の製造
方法。 - 【請求項２７】 前記第２ ＨＤＰ ＣＶＤ膜は蝕刻／
蒸着比が０．１５〜０．３３になる条件下で形成される
ことを特徴とする請求項２４に記載の半導体装置の製造
方法。 - 【請求項２８】 前記第１ ＨＤＰ ＣＶＤ膜の表面が
アルゴンガス（Ａｒ）、酸素ガス（Ｏ2 ）、窒素ガス
（Ｎ2 ）、アンモニアガス（ＮＨ3 ）、四フッ化炭素ガ
ス（ＣＦ4 ）及び塩素ガス（Ｃｌ2 ）よりなる群から選
択されたいずれか一つを使用してスパッタリングされる
ことを特徴とする請求項２４に記載の半導体装置の製造
方法。 - 【請求項２９】 前記（ｂ）ないし（ｄ）段階はインサ
イチュ方式で行うことを特徴とする請求項２４に記載の
半導体装置の製造方法。 - 【請求項３０】 （ａ）半導体基板上に導電性ラインを
形成する段階と、 （ｂ）前記導電性ラインが形成された半導体基板の全面
に前記導電性ラインの間を埋込む第１ ＢＰＳＧ膜を形
成する段階と、 （ｃ）前記導電性ラインが露出しない範囲内で前記第１
ＢＰＳＧ膜の全面を乾式エッチバックする段階と、 （ｄ）前記第１ ＢＰＳＧ膜の全面に第２ ＢＰＳＧ膜
を形成する段階とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項３１】 前記第１ ＢＰＳＧ膜はＴＥＯＳ、Ｔ
ＥＢ及びＴＭＯＰのフロー率を各々１３．０〜１７．０
ｓｌｍ、９．０ｓｌｍ〜２０ｓｌｍ及び４．０ｓｌｍ〜
２０ｓｌｍにして形成することを特徴とする請求項３０
に記載の半導体装置の製造方法。 - 【請求項３２】 前記第２ ＢＰＳＧ膜はＴＥＯＳ、Ｔ
ＥＢ及びＴＭＯＰのフロー率を各々１３．０〜１７．０
ｓｌｍ、６．０ｓｌｍ〜２０ｓｌｍ及び３．０ｓｌｍ〜
２０ｓｌｍにして形成することを特徴とする請求項３０
に記載の半導体装置の製造方法。 - 【請求項３３】 前記乾式エッチバックはアルゴンガス
とフッ素ガスをベースとするプラズマソースを用いて施
すことを特徴とする請求項３０に記載の半導体装置の製
造方法。 - 【請求項３４】 前記（ｂ）ないし（ｄ）段階はインサ
イチュ方式で行うことを特徴とする請求項３０に記載の
半導体装置の製造方法。 - 【請求項３５】 （ａ）半導体基板上にトレンチライン
を形成する段階と、 （ｂ）前記半導体基板上に前記トレンチラインを部分的
に埋込む第１絶縁膜を形成する段階と、 （ｃ）前記第１絶縁膜の全面を蝕刻し前記第１絶縁膜の
表面を滑らかにする段階と、 （ｄ）前記第１絶縁膜上に前記トレンチラインを埋込む
第２絶縁膜を形成する段階と、 （ｅ）前記第２絶縁膜の全面を前記半導体基板の界面が
露出される時まで平坦化する段階とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項３６】 前記第１及び第２絶縁膜は各々ＢＰＳ
Ｇ膜、Ｏ3 ＴＥＯＳ膜、ＳＡＣＶＤ ＢＰＳＧ膜、Ｓ
ＡＵＳＧ膜及びＨＤＰ ＣＶＤ膜よりなる群から選択さ
れたいずれか一つであることを特徴とする請求項３５に
記載の半導体装置の製造方法。 - 【請求項３７】 前記第１絶縁膜として使われる前記Ｂ
ＰＳＧ膜はその組成成分であるＴＥＯＳ、ＴＥＢ及びＴ
ＭＯＰのフロー率を各々１３．０〜１７．０ｓｌｍ、
９．０ｓｌｍ〜２０ｓｌｍ及び４．０ｓｌｍ〜２０ｓｌ
ｍにして形成することを特徴とする請求項３６に記載の
半導体装置の製造方法。 - 【請求項３８】 前記第２絶縁膜として使われるＢＰＳ
Ｇ膜はその組成成分がＴＥＯＳ、ＴＥＢ及びＴＭＯＰの
フロー率を各々１３．０〜１７．０ｓｌｍ、６．０ｓｌ
ｍ〜２０ｓｌｍ及び３．０ｓｌｍ〜２０ｓｌｍにして形
成することを特徴とする請求項３６に記載の半導体装置
の製造方法。 - 【請求項３９】 前記第１絶縁膜として使われるＨＤＰ
ＣＶＤ膜は蝕刻／蒸着比が０．１０〜０．１５になる
条件下で形成されることを特徴とする請求項３６に記載
の半導体装置の製造方法。 - 【請求項４０】 前記第２絶縁膜として使われるＨＤＰ
ＣＶＤ膜は蝕刻／蒸着比が０．１５〜０．３３である
条件下で形成されることを特徴とする請求項３６に記載
の半導体装置の製造方法。
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|---|---|---|---|
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| KR97P60818 | 1997-11-18 |
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| JPH11176936A true JPH11176936A (ja) | 1999-07-02 |
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