KR19990040443A - 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법 - Google Patents

미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법 Download PDF

Info

Publication number
KR19990040443A
KR19990040443A KR1019970060818A KR19970060818A KR19990040443A KR 19990040443 A KR19990040443 A KR 19990040443A KR 1019970060818 A KR1019970060818 A KR 1019970060818A KR 19970060818 A KR19970060818 A KR 19970060818A KR 19990040443 A KR19990040443 A KR 19990040443A
Authority
KR
South Korea
Prior art keywords
insulating film
film
slm
aspect ratio
filling
Prior art date
Application number
KR1019970060818A
Other languages
English (en)
Inventor
김주완
홍진기
김형수
임영진
이주범
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970060818A priority Critical patent/KR19990040443A/ko
Priority to JP10231826A priority patent/JPH11176936A/ja
Publication of KR19990040443A publication Critical patent/KR19990040443A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 다단계로 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 반도체 장치의 제조 방법에 관해 개시한다. 최초 단계에서 상기 영역에 제1 절연막을 채우고 중간 단계에서 상기 제1 절연막의 전면을 식각하고, 최종 단계에서 상기 제1 절연막 상에 상기 영역을 완전히 채우는 제2 절연막을 형성한다. 상기 제1 절연막을 채우는 과정에서 상기 제1 절연막에 보이드가 형성되기도 하지만, 상기 중간 단계를 거치면서 상기 보이드는 제거되고 상기 제1 절연막의 표면은 상기 제2 절연막을 형성하기 적합한 상태가 된다. 따라서, 상기 제2 절연막을 채우는 과정에서 상기 영역에 보이드가 형성되지 않는다.

Description

미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법
(1) 발명의 분야
본 발명은 반도체 장치의 제조방법에 관한 것으로서 특히, 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법에 관한 것이다.
(2) 관련 기술의 설명
반도체 장치의 고집적화에 따라 반도체 기판 상에 패턴들이 형성될 수 있는 면적은 줄어든다. 따라서, 고집적 반도체 장치는 넓은 영역에 패턴을 형성하기 위해 반도체 기판 상에 수직으로 패턴들을 적층한다.
적층된 패턴들이 도전층일 경우 그 사이에 절연막이 형성된다. 그런데, 반도체 장치의 고집적화에 의해 도전층 패턴들 간의 간격이 매우 좁을 뿐만 아니라 도전층 패턴들 자체도 수직으로 높은 높이를 갖는다. 곧, 도전층 패턴들의 선폭과 종횡비가 전에 비해 훨씬 좁고 크다.
따라서, 반도체 기판 상에 형성되는 패턴의 간격이 좁아지고 패턴의 종횡비가 높아질수록 이러한 패턴 사이를 채우기 위해 필링(filling)특성이 우수한 절연막이 필요해진다.
현재, 좁은 패턴간격과 높은 종횡비를 갖는 패턴들 사이를 채우는 절연막으로서 보로 포스포 실리케이트 글래스(Boro-Phospho-Silicate Glass; 이하, BPSG라 함)막이나 고밀도 플라즈마(High Density Plasma)를 이용한 화학 기상 층작(Chemical Vapor Deposition)막(이하, HDP CVD막이라 함)이 널리 사용된다.
BPSG막을 층간절연막으로 사용하는 종래 기술은 두 개의 미국 특허(5,278,103/5,656,556)에 기재되어 있다.
전자는 도전층이 형성된 반도체 기판 상에 BPSG막을 다층으로 형성하는데, 나중에 형성되는 BPSG막은 먼저 형성된 BPSG막을 리플로우시킨 다음 그 위에 형성하는 내용이 개시되어 있고,
후자는 BPSG막을 다층으로 형성하되, 각 층의 BPSG막의 도핑농도를 다르게 하는 것을 특징으로 한다.
HDP CVD막의 경우는 1996년 1월 20-21일 개최된 DUMIC Conference, P 116-123에 "Plasma Modeling Using Level Set Methods"이라는 제목으로 개시되어 있다.
한편, BPSG막이나 HDP CVD막외에 스핀 온 글래스(Spin On Glass; 이하, SOG라 함)막을 이용하여 패턴들 사이의 갭을 채우는 방법은 유타카 쿠도(Yutaka Kudoh) 등에 의해 The International Conference on SSDM, P 290-291에 개시되어 있다.
이하, 종래 기술에 의한 고 종횡비를 갖는 패턴사이에 절연막을 채우는 방법을 첨부된 도면을 참조하여 상세하게 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 도전층 패턴(12)을 형성한다. 참조번호 14는 도전층 패턴(12)간의 간격을 나타낸다. 도전층 패턴(12) 사이를 채우는 층간절연막(16)이 반도체 기판(10)과 도전층 패턴(12)의 전면에 형성된다. 층간절연막(16)은 BPSG막, 오존 테트라에칠 오소실리케이드(O3TetraEthyl OrthoSilcate; 이하, O3TEOS라 함)막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다. 이후, 층간절연막(16)의 전면을 평탄화한다.
이와 같은 종래 기술에 의한 고 종횡비를 갖는 패턴사이에 절연막을 채우는 방법은 층간절연막이 채워지는 하부 구조물이 도전층 패턴(12) 간의 간격(14)이 0.15㎛이상이고, 도전층 패턴(12)의 종횡비(Aspect Ratio)가 3:1 이하인 구조물일 경우에는 필링(filling) 특성이 우수하여 상기 층간절연막들을 이용하여 보이드가 형성됨이 없이 도전층 패턴(12) 사이를 채울수 있다.
하지만, 도전층 패턴(12)간의 간격(14)과 종횡비가 상기 조건을 넘어설 경우, 다시 말해서, 도전층 패턴(12)간의 간격(14)이 0.15㎛이하이고, 그 종횡비가 3:1이상일 때, 상기 층간절연막(16)의 상기 도전층 패턴(12) 사이를 채우는 필링 특성이 저하된다.
이 결과, 종래 기술은 도 2에 도시된 바와 같이, 상기 도전층 패턴(12) 사이를 채우는 층간절연막(16)에 보이드(18)가 형성되는 문제점이 나타난다.
도 3은 상기 도전층 패턴(12)으로서 게이트 전극을 반도체 기판 상에 형성한 다음 상기 게이트 전극 사이를 HDP CVD막으로 채운 결과물의 주사 전자 현미경 사진이다. 상기 게이트 전극 사이는 선폭은 0.1㎛ 정도이다. 도 3을 참조하면, 게이트 전극(G) 사이에 보이드(V)를 볼 수 있다. 도 3에서 참조부호 "S"와 "I"는 각각 반도체 기판과 HDP CVD막을 나타낸다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 종래 기술에 나타나는 문제점을 해소하기 위한 것으로서, 선폭이 0.15㎛이하이고 종횡비가 3:1 이상인 영역에 절연막을 채우는 공정에서 상기 영역에 보이드가 형성되는 것을 방지할 수 있는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 제공함에 있다.
도 1은 종래 기술에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 나타낸 단면도이다.
도 2는 종래 기술에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법의 문제점을 나타낸 단면도이다.
도 3은 도 2에 도시된 문제점을 나타내는 주사 전자 현미경(SEM) 사진이다.
도 4 내지 도 7은 본 발명의 제1 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 단계별로 나타낸 단면도들이다.
도 8은 본 발명의 제1 실시예에 의한 방법으로 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채운 결과물의 주사 전자 현미경 사진들이다.
도 9 내지 도 12는 본 발명의 제2 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 단계별로 나타낸 단면도들이다.
도 13은 본 발명의 제2 실시예에 의한 방법으로 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채운 결과물의 주사 전자 현미경 사진이다.
도 14 내지 도 18은 본 발명의 제3 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 단계별로 나타낸 단면도들이다
*도면의 주요 부분에 대한 부호 설명*
40, 54, 70:반도체 기판. 42:도전성 라인.
44:도전성 라인간의 간격. 46, 62, 74:제1 절연막.
48, 76:보이드(void). 52, 64, 78:제2 절연막.
72:트랜치 라인. 80:소자분리막.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법은 반도체 기판 상에 소정의 선폭과 종횡비를 갖는 도전성 라인들을 구비하고 상기 결과물 상에 상기 도전성 라인들 사이를 채우는 절연막을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 절연막은 다단계로 상기 도전성 라인들 사이에 채워지는 것을 특징으로 한다.
상기 도전성 라인의 선폭과 종횡비는 각각 적어도 0.15㎛이하 및 3:1 이상이다.
상기 절연막은 제1 내지 제3 단계로 상기 도전성 라인들 사이에 채워진다.
여기서, 상기 제1 단계는 상기 도전성 라인 사이에 제1 절연막을 채우는 단계이고, 상기 제2 단계는 상기 제1 절연막의 전면을 상기 도전성 라인이 노출되지 않는 범위내에서 소정의 시간동안 식각하는 단계이며, 상기 제3 단계는 상기 식각된 제1 절연막의 전면에 제2 절연막을 형성하는 단계이다.
상기 제1 절연막 또는 제2 절연막은 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 제1 및 제2 절연막은 각각 조성 성분의 플로우율을 다르게 하여 형성한 BPSG막이다.
상기 제1 및 제2 절연막은 각각 식각/증착 비(Etch/Deposition Ratio)가 서로 다르게 하여 형성한 HDP CVD막이다.
상기 제2 단계에서 상기 제1 절연막의 표면은 건식 에치 백(dry etch back)방식 또는 스퍼터링(sputtering) 방식으로 식각된다. 이때, 상기 스퍼터링에 사용하는 가스는 알곤가스(Ar), 산소가스(O2), 질소가스(N2), 암모니아 가스(NH3), 카본 테트라 플루오라이드 가스(CF4), 및 염소가스(Cl2)로 이루어진 군중 선택된 어느 하나이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 의한 반도체 장치의 제조방법은 다음과 같이 실시할 수도 있다.
(a) 반도체 기판 상에 소정의 선폭과 종횡비를 갖는 게이트 라인들을 형성한다. (b) 상기 결과물 전면에 상기 게이트 라인 사이를 채우는 제1 HDP CVD막을 형성한다. (c) 상기 게이트 라인이 노출되지 않도록 상기 HDP CVD막의 전면을 스퍼터링한다. (d) 상기 스퍼터링된 제1 HDP CVD막의 전면에 제2 HDP CVD막을 형성한다.
또한, 상기 기술적 과제를 달성하기 위해, 본 발명은 다음과 같은 반도체 장치의 제조방법을 제공한다.
(a) 반도체 기판 상에 도전성 라인들을 형성한다. (b) 상기 결과물 전면에 상기 도전성 라인들 사이를 채우는 제1 BPSG막을 형성한다. (c) 상기 도전성 라인들이 노출되지 않는 범위내에서 상기 제1 BPSG막의 전면을 건식 에치 백한다. (d) 상기 제1 BPSG막의 전면에 제2 BPSG막을 형성한다.
한편, 상기 본 발명의 실시예에 의한 반도체 장치의 제조방법은 반도체 기판에 형성된 트랜치에 절연막을 채워 소자분리막을 형성하는 공정에도 적용된다. 이때, 상기 절연막은 제1 내지 제3 단계를 거쳐서 상기 트랜치에 채워진다.
본 발명은 미세한 선폭과 높은 종횡비를 갖는 영역에 절연막을 채우는 방법으로서 다단계 방식을 이용하여 상기 영역에 절연막을 채운다. 즉 최초 단계에서 상기 도전성 라인들 사이에 제1 절연막을 채우고 중간 단계에서 상기 제1 절연막의 전면을 식각하고, 최종 단계에서 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 도전성 라인들 사이에 절연막을 완전히 채운다. 상기 제1 절연막을 채우는 과정에서 상기 도전성 라인들 사이의 제1 절연막에 보이드가 형성되지만, 상기 중간 단계를 거치면서 상기 보이드가 제거되고 상기 제1 절연막의 표면 형태는 상기 도전성 라인들 사이에 해당하는 골이 얕은 형태로 되어 상기 제2 절연막을 형성하는데 보이드가 형성되지 않는다.
이와 같이, 본 발명은 미세한 선폭과 고 종횡비를 갖는 영역을 채우는 절연막에 보이드가 형성되지 않는 잇점을 가지고 있다.
이하, 본 발명의 실시예들에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 반도체 장치의 제조방법을 첨부된 도면들을 참조하여 상세하게 설명한다.
그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 한정되는 것은 지양하는 것이 바람직할 것이다.
본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 그려진 것이다. 도면상에서 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤층이 다른 층 또는 기판의 "상부"에 있다라고 기재된 경우, 상기 어떤층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제 3의 층이 개재되어질 수도 있다.
상기 첨부된 도면들중, 도 4 내지 도 7, 도 9 내지 도 12 및 도 14 내지 도 18은 각각 본 발명의 제1 및 제2 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 단계별로 나타낸 단면도들이다.
또한, 도 8 및 도 13은 각각 본 발명의 제1 및 제2 실시예에 의한 방법으로 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채운 결과물의 주사 전자 현미경 사진들이다.
먼저, 본 발명의 제1 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법을 설명한다.
도 4를 참조하면, 반도체 기판(40) 상에 도전성 라인들(42)을 형성한다. 상기 도전성 라인들(42)은 게이트 라인, 워드 라인, 비트라인 또는 상기 라인들을 연결하는 상호 연결라인(inter-connection line)이다. 상기 도전성 라인들(42)의 측면에 스페이서를 더 형성할 수 있다. 상기 도전성 라인들(42)을 형성하는데 있어서, 라인들 사이의 간격(44)과 종횡비는 특별히 한정하지 않는다. 따라서, 상기 도전성 라인들(42)의 간격(44)은 필요에 따라 넓게 또는 좁게 형성할 수 있고 또한, 그 종횡비도 높게 또는 낮게 형성할 수 있다. 그러나, 상기 도전성 라인들(42) 사이의 간격(44)과 그 종횡비가 달라짐에 따라 상기 도전성 라인들 사이를 채우는 절연막 형성공정이 달라질 수 있다.
이후, 상기 결과물 전면에 상기 도전성 라인들(42) 사이를 채우는 절연막을 형성하는데, 상기 도전성 라인들(42) 사이의 간격(44)과 그 종횡비가 미세하지 않고 높지 않을 경우, 예컨데, 상기 도전성 라인들(42) 사이의 간격(44)이 0.15㎛이상이고 그 종횡비가 3:1 이하인 경우 상기 도전성 라인들(42) 사이에 절연막을 채우는 공정은 한번으로 충분하다.
반면, 상기 도전성 라인들(42) 사이의 간격(44)과 그 종횡비가 미세하고 높은 경우, 예컨대 상기 도전성 라인들(42) 사이의 간격(44)이 0.15㎛ 이하이고 그 종횡비가 3:1 이상인 경우 상기 도전성 라인들(42) 사이에 절연막을 채우는 공정은 다단계로 진행하는 것이 바람직하다. 이렇게 함으로써, 상기 도전성 라인들(42) 사이에 보이드를 포함하지 않는 절연막을 채울 수 있다.
구체적으로, 도 5 내지 도 7를 참조하면, 상기 도전성 라인들(42) 사이에 절연막을 채우는 다단계 공정은 제1 내지 제3 단계로 진행되는 것을 알 수 있다.
도 5를 참조하면, 제1 단계로서, 상기 도전성 라인들(42)과 반도체 기판(40)의 전면에 상기 도전성 라인들(42) 사이를 채우는 제1 절연막(46)을 형성한다. 이때, 상기 도전성 라인들(42) 사이를 완전히 채우지 않고 부분적으로 채운다. 그러나, 상기 제1 절연막(46)은 상기 도전성 라인들(42)의 전면이 완전히 덮일 수 있도록 형성한다. 상기 제1 절연막(46)은 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 제1 절연막(46)이 제1 BPSG막으로 형성되는 경우, 상기 제1 BPSG막을 구성하는 조성성분의 플로우 율에 따라 불순물, 예컨대 붕소(B)나 인(P)의 생성량이 달라진다. 상기 불순물의 생성량에 따라 BPSG막의 증착율이 달라진다. 상기 제1 BPSG막은 그 조성 성분인 TEOS, TEB 및 TMOP의 플로우 율이 각각 13.0∼17.0 slm(standard liter/minute), 9.0 slm ∼ 수십 slm 및 4.0 slm ∼ 수십 slm이 되도록 하여 형성하는 것이 바람직하다. 이때, 상기 제1 BPSG막은 500Å∼2,000Å정도의 두께로 형성한다.
비록, 상기 제1 절연막(46)이 상기 도전성 라인들(42) 사이에 부분적으로 채워진다고 하지만, 상기 도전성 라인들(42) 사이의 간격(44)이 상기한 바와 같이 좁고 상기 도전성 라인들(42)의 종횡비가 높기 때문에 상기 도전성 라인들(42) 사이에 채워진 제1 절연막(46)에 보이드(48)가 형성된다. 상기 보이드(48)는 통상 제1 절연막(46)보다 유전상수가 낮기 때문에 상기 제1 절연막(46)과 상기 도전성 라인들(42)로 커패시터가 구성되는 경우, 커패시터의 커패시턴스가 낮아진다. 이에 따라 반도체 장치의 동작 속도가 느려진다. 또한, 상기 보이드(48)가 존재하는 경우, 상기 보이드(48)에 의해 인접한 상기 도전성 라인들(42)사이에 브리지(bridge)가 형성되어 상기 도전성 라인들(42)이 서로 연결될 수 있다. 따라서, 상기 보이드(48)는 제거하는 것이 바람직하다.
제2 단계로서, 도 6을 참조하면, 상기 보이드(48)를 제거하기 위해, 상기 제1 절연막(46)의 전면을 식각한다. 상기 식각은 상기 제1 절연막(46)을 완전히 제거하기 위한 것이 아니라 상기 제1 절연막(46)에 형성된 보이드(48)를 제거하기 위한 수단으로 실시하는 것이다. 따라서, 상기 식각은 상기 제1 절연막(46)에 형성된 상기 보이드(48)가 제거될 정도로 실시한다. 상기 보이드(48)가 형성되는 위치는 상기 제1 단계에서 형성되는 상기 제1 절연막(46)의 두께에 따라 달라진다. 상기 보이드(46)는 가능한 상기 제1 절연막(46)의 위쪽에 위치하는 것이 바람직하다. 이 경우, 상기 식각에 의해 상기 도전성 라인들(42)이 노출되지 않고 상기 보이드(46)만이 제거될 수 있다. 따라서, 상기 제1 단계에서 상기 제1 절연막(46)을 형성할 때 이러한 사항을 고려하는 것이 바람직하고, 상기 제1 절연막(46)의 두께는 이점이 반영된 것이다.
상기 식각의 한 방법으로서 상기 제1 절연막(46)의 전면을 건식 에치 백(dry etch back)(50)한다. 이때, 상기 건식 에치 백은 수백 왓트(W), 바람직하게는 400W∼600W의 전력으로 실시한다. 상기 건식 에치 백(50)은 상기 도전성 라인들(42)이 노출되지 않는 범위내에서 상기 보이드(48)가 제거될 때 까지 실시한다. 이 결과, 상기 도전성 라인들(42) 사이에서 보이드(48)가 제거된 제1 절연막 패턴(46a)이 형성된다. 상기 건식 에치 백은 알곤가스(Ar)와 불소가스(F)를 베이스(base)로 하는 플라즈마 소스를 사용하여 실시한다.
제3 단계로서, 도 7을 참조하면, 상기 보이드(48)를 제거한 후, 그 결과물 전면에 제2 절연막(52)을 형성한다. 상기 제2 절연막(52)은 상기 제1 절연막(46)과 마찬가지로 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다.
상기 제1 및 제2 절연막(46, 52)이 상기 동일한 절연막 군중에서 선택된 서로 다른 절연막으로 형성되어도 무방하지만, 상기 제1 및 제2 절연막(46, 52)은 선택된 동일한 절연막으로 형성하는 것이 바람직하다. 따라서, 상기 제1 절연막(46)이 상기 제1 BPSG막인 경우, 상기 제2 절연막은 제2 BPSG막으로 형성하는 것이 바람직하다. 상기 제2 BPSG막을 형성할 때, 그 성분으로서 TEOS, TEB 및 TMOP은 각각 13.0∼17.0 slm, 6.0slm ∼ 수십 slm 및 3.0 slm ∼ 수십 slm정도의 플로우율로 플로우 시키는 것이 바람직하다. 상기 제2 BPSG막은 6,000Å∼10,000Å정도의 두께로 형성한다.
이와 같이, 상기 제1 및 제2 절연막(46, 52)이 동일한 절연막으로 형성되는 것이 바람직하므로 도 7에서 상기 제1 및 제2 절연막(46, 52) 사이의 경계는 사라진다.
상기 제2 절연막(52)을 형성한 후, 그 전면을 평탄화한다.
도 7에 도시한 바와 같이, 본 발명의 제1 실시예에 의한 반도체 장치의 제조방법을 이용하여 미세한 선폭과 고 종횡비를 갖는 도전성 라인들(42) 사이에 절연막을 채우는 경우, 상기 도전성 라인들(42) 사이를 채우는 절연막에 보이드가 형성되지 않음을 알 수 있다.
이러한 사실은 도 8의 주사 전자 현미경 사진에서도 볼 수 있다. 도 8은 본 발명의 제1 실시예에 의한 반도체 장치의 제조방법에서 상기 도전성 라인들(42)이 0.15㎛이하의 간격과 3:1이상의 고 종횡비를 갖는 게이트 라인이고, 상기 제1 및 제2 절연막(46, 52)으로 BPSG막을 사용한 결과물의 단면 전자 현미경 사진이다. 도 8에서 참조부호 S1은 반도체 기판이고, G1은 게이트 라인이며, I1은 상기 게이트 라인들(G1) 사이를 채우는 BPSG막이다.
도 8을 참조하면, 상기 게이트 라인들(G1)사이에 채워진 BPSG막(I1)에 보이드가 형성되지 않음을 알 수 있다.
본 발명의 제2 실시예는 상기 본 발명의 제1 실시예와 마찬가지로 미세한 선폭과 고 종횡비를 갖는 도전성 라인들 사이에 절연막을 다단계로 채우는 반도체 장치의 제조방법을 제공하나 상기 제1 실시예와는 도전성 라인들 사이를 채우는 최초 절연막의 표면처리 방식을 달리한다.
이하, 본 발명의 제2 실시예에 의한 미세한 선폭과 고 종횡비를 갖는 도전성 라인들 사이에 절연막을 채우는 방법을 설명한다.
도 9를 참조하면, 반도체 기판(54)을 활성영역과 필드영역으로 구분한 다음 필드영역에 필드산화막(도시하지 않음)을 형성한다. 상기 활성영역 상에 게이트 라인들(56)을 형성하고, 상기 게이트 라인들(56)의 전면에 게이트 보호 절연막 즉, 게이트 스페이서(58)을 형성한다. 상기 게이트 스페이서(58)를 포함한 게이트 라인들(56)의 간격과 그 종횡비는 반도체 장치의 집적도가 높아짐에 따라 좁아지고 높아지겠지만, 한정하지 않는다. 따라서, 상기 게이트 라인들(56)은 그 간격과 종횡비가 임의의 값을 가지도록 형성한다. 상기 게이트 라인들(56)간의 간격과 종횡비 값에 따라 후속 상기 게이트 라인들(56) 사이에 절연막을 채우는 공정이 달라진다.이에 대해선 상기 제1 실시예에서 상술하였으므로 생략한다.
이하 계속되는 설명은 상기 게이트 라인들(56) 사이의 간격, 즉 인접한 상기 게이트 스페이서(58) 사이의 간격(60)이 0.15㎛이하이고, 그 종횡비가 적어도 3:1 이상일 때, 다단계로 상기 게이트 라인들(56) 사이에 절연막을 채우는 방법에 대한 설명이다.
한편, 상기 게이트 스페이서(58)가 형성된 후, 게이트 스페이서(58)의 간격(60)은 아래쪽에서 0.1㎛이하이고, 위쪽 입구에서 0.12㎛정도가 된다. 또한, 상기 게이트 스페이서(58)를 형성한 후, 상기 반도체 기판(54) 상에 형성된 상기 게이트 라인(56)과 게이트 스페이서(58)로 이루어지는 게이트 적층물의 높이는 4,000Å정도가 된다. 결과적으로, 상기 반도체 기판(54) 상에 종횡비가 3:1 이상인 게이트 적층물이 형성된다.
도 10을 참조하면, 상기 게이트 라인들(56) 사이에 절연막을 채우는 다단계중 제1 단계는 도 9의 결과물 전면에 상기 게이트 라인들(56) 사이를 채우는 제1 절연막(62)을 형성한다. 이때, 상기 게이트 라인들(56) 사이를 완전히 채우는 것이 아니라 부분적으로 채운다. 상기 제1 절연막(62)은 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성하나, 필링(filling) 특성을 고려할 때, 상기 HDP CVD막으로 형성하는 것이 가장 바람직하다.
상기 제1 절연막(62)이 제1 HDP CVD막으로 형성되는 경우, 상기 제1 HDP CVD막은 식각/증착 비가 0.10∼0.15가 되는 조건하에서 1,000Å∼3,000Å 정도의 두께로 형성한다. 이러한 조건하에서 상기 제1 HDP CVD막을 형성할 때, 상기 제1 HDP CVD에 보이드가 형성되는 것을 방지할 수 있고, 형성되더라도 상기 제1 절연막(62)의 위쪽에 형성되어 제거가 용이해진다.
도 11을 참조하면, 제2 단계는 상기 제1 절연막(62)의 전면을 스퍼터링(sputtering)하여 식각하는 단계이다. 상기 스퍼터링은 상기 게이트 라인들(56)이 노출된 되지 않는 범위내에서 소정의 시간동안 실시한다. 상기 제1 절연막(62)의 식각율은 상기 스퍼터링 각이 클수록 높아지므로 상기 스퍼터링 시간은 스퍼터링 각(angle)에 따라 달라진다. 상기 스퍼터링 각은 45°이상 클수록 좋으나 45°∼ 55°사이가 바람직하다.
한편, 상기 스퍼터링 각은 스퍼터링시 가해지는 유도전력에 의해 조절된다. 상기 스퍼터링 각을 상기 범위내로 유지하기 위해, 상기 유도전력은 저주파 전력(Low Frequency)과 고주파 전력(High Frequency)이 모두 500W∼4,000W 정도이다. 상기 저주파 전력과 고주파 전력은 500W∼4,000W범위내에서 임의의 값을 가질 수 있다.
예를 들면, 상기 저주파 전력과 고주파 전력은 모두 동일한 값을 가질 수 있다. 상기 저주파 전력과 고주파 전력이 다른 값을 가질 경우, 상기 두 전력간의 차이는 1,000W를 넘지 않는 것이 상기 스퍼터링 각을 45°∼ 55°로 유지하기 위해 바람직하다. 예컨대 상기 저주파 전력이 2,500W 일 때, 상기 고주파 전력은 1,400W정도이다.
상기 스퍼터링에 사용하는 가스는 알곤(Ar), 산소(O2), 질소(N2), 암모니아(NH3), 카본 테트라 플루오라이드(Carbon Tetra Fluoride; CF4) 및 염소(Cl2)로 이루어진 군중 선택된 어느 하나를 사용한다.
상기 스퍼터링 결과, 도 11에 도시한 바와 같이, 후속 공정에서 다른 절연막이 형성되기에 적합한 형태의 표면을 갖는 제1 절연막 패턴(62a)이 형성된다. 상기 제1 절연막(62)의 전면을 스퍼터링할 때, 스퍼터링 각(sputtering angle)을 조절함으로써 상기 제1 절연막 패턴(62a)의 표면이 다른 절연막을 형성하기에 적합한 표면이 된다.
도 12를 참조하면, 제3 단계는 상기 제1 절연막 패턴(62a)의 전면에 상기 게이트 라인들(56) 사이의 채워지지 않는 부분을 채우는 제2 절연막(64)을 형성하는 단계이다. 상기 제2 절연막(64)은 상기 제1 절연막(62)과 마찬가지로 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다. 하지만, 상기 게이트 라인들(56) 사이의 게이트 스페이서(58) 간의 간격(60)이 0.1㎛이하로 매우 좁고, 상기 게이트 적층물의 종횡비가 3:1 이상으로 매우 크므로 상기 제2 절연막(64)은 필링 특성이 우수하고 또한, 상기 제1 절연막(62)과 동일한 절연막인 제2 HDP CVD막으로 형성하는 것이 가장 바람직하다. 상기 제2 HDP CVD막은 식각/증착 비가 0.15∼0.33가 되는 조건하에서 형성하는 것이 바람직하다. 이후, 상기 제2 절연막(64)을 평탄화한다.
도 12에서 상기 제1 절연막 패턴(62a)과 제2 절연막(64)이 모두 HDP CVD막으로 형성되므로 상기 두 절연막의 구분은 사라진다.
본 발명의 제2 실시예에 의한 반도체 장치의 제조방법은 0.1㎛이하의 간격을 갖고 3:1 이상의 종횡비를 갖는 게이트 적층물 사이에 절연막을 채우는 공정을 다단계로 나누어서 진행한다. 이 결과, 도 12에 도시한 바와 같이, 상기 게이트 적층물 사이를 채우는 절연막에 보이드가 형성되지 않는다.
이 결과는 도 13의 전자 현미경 사진에서도 볼 수 있다. 도 13은 도 12의 결과물의 단면을 나타내는 전자 현미경 사진으로서 참조부호 S2, G2 및 I2는 각각 반도체 기판, 게이트 적층물 및 HDP CVD막이다. 도 13에서 게이트 적층물(G2)사이의 선폭은 0.1㎛정도이다.
도 13을 참조하면, 상기 게이트 적층물(G2)사이에 채워진 상기 HDP CVD막(I2)어디에도 보이드는 형성되어 있지 않다.
지금까지 언급하지는 않았지만, 상기 본 발명의 제1 및 제2 실시예에서 상기 제1 내지 제3 단계는 인-시츄(in-situ)방식으로 진행된다.
상기 제1 및 제2 실시예는 얕은 트랜치형 소자분리막을 형성하는 방법에도 적용할 수 있다.
도 14를 참조하면, 반도체 기판(70)을 활성영역과 필드영역으로 구분한 다음 상기 필드영역에 소정의 폭을 갖는 트랜치 라인(72)을 형성한다. 상기 트랜치 라인(72)은 소정의 폭과 종횡비를 갖는다. 예컨대, 상기 트랜치 라인(72)은 0.35㎛이하의 폭과 적어도 3:1 이상의 종횡비를 갖는다.
도 15 내지 도 17을 참조하면, 상기 반도체 기판(70) 상에 상기 트랜치 라인(72)을 채우는 절연막을 형성하는 공정은 제1 내지 제3 단계로 진행됨을 알 수 있다.
구체적으로, 도 15를 참조하면, 제1 단계는 상기 반도체 기판(70) 상에 상기 트랜치 라인(72)을 부분적으로 채우는 제1 절연막(74)을 형성한다. 상기 제1 절연막(74)은 상기 트랜치 라인(72)을 부분적으로 채운다. 상기 제1 절연막(74)은 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나로 형성한다.
제2 단계는 도 16에 도시한 바와 같이, 상기 제1 절연막(74)을 식각하여 상기 트랜치 라인(72)내의 상기 제1 절연막(74)에 형성된 보이드(76)를 제거함과 아울러 상기 제1 절연막(74)의 표면을 다듬는 단계이다. 이 결과, 상기 반도체 기판(70) 상에 상기 보이드(76)가 제거된 제1 절연막 패턴(74a)이 형성된다.
제3 단계는 도 17에 도시한 바와 같이, 상기 식각을 거친 상기 제1 절연막(74) 상에 상기 트랜치 라인(72)의 채워지지 않은 부분을 완전히 채우는 제2 절연막(78)을 형성하는 단계이다. 필요할 경우, 상기 제1 및 제2 절연막(74, 78)은 서로 다른 절연성 물질막으로 형성할 수 있으나, 특성상 동일한 절연성 물질막으로 형성하는 것이 바람직하다. 상기 제2 단계 및 제3 단계는 상기 제1 실시예 및 제2 실시예중 선택된 어느 한 방법으로 실시한다. 상기 제2 절연막(78)을 형성한 후 그 전면을 상기 반도체 기판(70)의 계면이 노출될 때 까지 평탄화하면, 도 18에 도시한 바와 같이, 0.15㎛이하의 폭과 적어도 3:1 이상의 종횡비를 갖는 상기 트랜치 라인(72)에 보이드를 포함되지 않은 소자분리막(80)이 형성된다.
도면과 명세서에 최적 실시예들을 개시하였다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다.
예컨대, 상기 제1 및 제2 BPSG막의 조성성분으로 상기 TEB, TMOP가스 만이 개시되었으나, 이외에도 TMB, TEPO가스 등을 상기 제1 및 제2 BPSG막의 조성성분으로 사용할 수 있다.
상술한 바와 같이, 본 발명에 의한 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법은 다단계 방식으로 미세한 선폭과 높은 종횡비를 갖는 영역들, 예컨대 도전성 라인들 사이 또는 트랜치 라인에 절연막을 채운다.
본 발명은 상기 영역에 절연막을 채우는 최초 단계에서 상기 도전성 라인들 사이에 제1 절연막을 채우고 중간 단계에서 상기 제1 절연막의 전면을 식각하고, 최종 단계에서 상기 제1 절연막 상에 제2 절연막을 형성하여 상기 도전성 라인들 사이에 절연막을 완전히 채운다. 상기 제1 절연막을 채우는 과정에서 상기 도전성 라인들 사이의 제1 절연막에 보이드가 형성되지만, 상기 중간 단계를 거치면서 상기 보이드가 제거되고 상기 제1 절연막의 표면 형태는 상기 도전성 라인들 사이에 해당하는 골이 얕은 형태로 되어 상기 제2 절연막을 형성하는 공정에선 보이드가 형성되지 않는다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진 자에 의하여 실시 가능함은 명백하다.

Claims (51)

  1. 반도체 기판 상에 소정의 선폭과 종횡비를 갖는 도전성 라인들을 구비하고 상기 결과물 상에 상기 도전성 라인 사이를 채우는 절연막을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 절연막은 다단계로 상기 도전성 라인들 사이에 채워지는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  2. 제 1 항에 있어서, 상기 도전성 라인의 선폭은 0.15㎛이하이고 그 종횡비는 3:1 이상인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  3. 제 1 항에 있어서, 상기 절연막은 제1 내지 제3 단계로 상기 도전성 라인들 사이에 채워지는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  4. 제 3 항에 있어서, 상기 제1 단계는 상기 도전성 라인 사이에 제1 절연막을 채우는 단계인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  5. 제 4 항에 있어서, 상기 제2 단계는 상기 제1 절연막의 전면을 상기 도전성 라인이 노출되지 않는 범위내에서 식각하는 단계인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  6. 제 5 항에 있어서, 상기 제3 단계는 상기 식각된 제1 절연막의 전면에 제2 절연막을 형성하는 단계인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  7. 제 6 항에 있어서, 상기 제1 및 제2 절연막은 동일하거나 다른 절연막인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  8. 제 7 항에 있어서, 상기 제1 절연막 또는 제2 절연막은 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  9. 제 8 항에 있어서, 상기 제1 절연막으로 사용되는 BPSG막과 상기 제2 절연막으로서 사용되는 BPSG막은 각각 그 조성성분인 TEOS, TEB 및 TMOP의 플로우율을 다르게 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  10. 제 9 항에 있어서, 상기 제1 절연막으로 사용되는 BPSG막은 상기 TEOS, TEB 및 TMOP의 플로우율을 각각 13.0∼17.0 slm, 9.0slm ∼ 수십 slm 및 4.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  11. 제 10 항에 있어서, 상기 BPSG막은 500Å∼2,000Å정도의 두께로 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  12. 제 9 항에 있어서, 상기 제2 절연막으로 사용되는 BPSG은 상기 TEOS, TEB 및 TMOP의 플로우율을 각각 13.0∼17.0 slm, 6.0slm ∼ 수십 slm 및 3.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  13. 제 12 항에 있어서, 상기 BPSG막은 6,000Å∼10,000Å정도의 두께로 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  14. 제 5 항에 있어서, 상기 제1 절연막의 표면을 건식 에치 백(dry etch back)하여 식각하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  15. 제 14 항에 있어서, 상기 건식 에치 백은 알곤가스(Ar)와 불소가스(F)를 베이스로 하는 플라즈마 식각 방식을 이용하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  16. 제 8 항에 있어서, 상기 제1 절연막은 식각/증착 비가 0.10∼0.15가 되는 조건하에서 HDP CVD막으로 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  17. 제 16 항에 있어서, 상기 HDP CVD막은 1,000Å∼3,000Å정도의 두께로 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  18. 제 8 항에 있어서, 상기 제2 절연막은 식각/증착 비가 0.15∼0.33가 되는 조건하에서 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  19. 제 5 항에 있어서, 상기 제1 절연막의 표면은 스퍼터링(sputtering)방식으로 식각되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  20. 제 19 항에 있어서, 상기 제1 절연막의 표면이 알곤가스(Ar), 산소가스(O2), 질소가스(N2), 암모니아 가스(NH3), 카본 테트라 플루오라이드 가스(CF4) 및 염소가스(Cl2)로 이루어진 군중 선택된 어느 하나를 사용하여 스퍼터링되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  21. 제 18 항에 있어서, 상기 스퍼터링 방식에서 유도 전력의 저주파 전력과 고주파 전력은 500W∼4,000W인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  22. 제 19 항에 있어서, 상기 저주파 전력과 고주파 전력간의 차이는 1,000W내외인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  23. 제 18 항에 있어서, 상기 스퍼터링 방식에서 스퍼터링 각(angle)은 45°∼ 55°인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  24. 제 1 항에 있어서, 상기 도전성 라인의 측면에 스페이서를 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  25. 제 3 항에 있어서, 상기 제1 내지 제3 단계는 인-시츄(in-situ)방식으로 진행하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  26. (a) 반도체 기판 상에 게이트 라인들을 형성하는 단계;
    (b) 상기 결과물 전면에 상기 게이트 라인들 사이를 채우는 제1 HDP CVD막을 형성하는 단계;
    (c) 상기 게이트 라인이 노출되지 않도록 상기 제1 HDP CVD막의 전면을 스퍼터링하는 단계; 및
    (d) 상기 스퍼터링된 제1 HDP CVD막의 전면에 제2 HDP CVD막을 형성하는 단계를 포함하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  27. 제 26 항에 있어서, 상기 게이트 라인들은 0.15㎛이하의 선폭과 3:1 이상의 종횡비를 갖는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  28. 제 26 항에 있어서, 상기 제1 HDP CVD막은 식각/증착 비가 0.10∼0.15가 되는 조건하에서 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  29. 제 28 항에 있어서, 상기 제1 HDP CVD막은 1,000Å∼3,000Å정도의 두께로 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  30. 제 26 항에 있어서, 상기 제2 HDP CVD막은 식각/증착 비가 0.15∼0.33가 되는 조건하에서 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  31. 제 26 항에 있어서, 상기 제1 HDP CVD막의 표면이 알곤가스(Ar), 산소가스(O2), 질소가스(N2), 암모니아 가스(NH3), 카본 테트라 플루오라이드 가스(CF4) 및 염소가스(Cl2)로 이루어진 군중 선택된 어느 하나를 사용하여 스퍼터링되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  32. 제 31 항에 있어서, 상기 스퍼터링 방식에서 유도 전력의 저주파 전력과 고주파 전력은 500W∼4,000W 정도인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  33. 제 26 항에 있어서, 상기 (b) 내지 (d) 단계는 인-시츄(in-situ)방식으로 진행하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  34. (a) 반도체 기판 상에 도전성 라인들을 형성하는 단계;
    (b) 상기 결과물 전면에 상기 도전성 라인들 사이를 채우는 제1 BPSG막을 형성하는 단계;
    (c) 상기 도전성 라인이 노출되지 않는 범위내에서 상기 제1 BPSG막의 전면을 건식 에치 백하는 단계; 및
    (d) 상기 제1 BPSG막의 전면에 제2 BPSG막을 형성하는 단계를 포함하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  35. 제 34 항에 있어서, 상기 제1 BPSG막은 TEOS, TEB 및 TMOP의 플로율을 각각 13.0∼17.0 slm, 9.0slm ∼ 수십 slm 및 4.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  36. 제 35 항에 있어서, 상기 제1 BPSG막은 500Å∼2,000Å정도의 두께로 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  37. 제 34 항에 있어서, 상기 제2 BPSG막은 TEOS, TEB 및 TMOP의 플로우율을 각각 13.0∼17.0 slm, 6.0slm ∼ 수십 slm 및 3.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  38. 제 37 항에 있어서, 상기 제2 BPSG막은 6,000Å∼10,000Å정도의 두께로 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  39. 제 34 항에 있어서, 상기 건식 에치 백은 알곤가스와 불소가스를 베이스로 한 플라즈마를 이용하는 실시되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  40. 제 34 항에 있어서, 상기 (b) 내지 (d) 단계는 인-시츄(in-situ)방식으로 진행하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  41. (a) 반도체 기판 상에 트랜치 라인을 형성하는 단계;
    (b) 상기 반도체 기판 상에 상기 트랜치 라인을 부분적으로 채우는 제1 절연막을 형성하는 단계;
    (c) 상기 제1 절연막의 전면을 식각하여 상기 제1 절연막의 표면을 다듬는 단계;
    (d) 상기 제1 절연막 상에 상기 트랜치 라인을 채우는 제2 절연막을 형성하는 단계; 및
    (e) 상기 제2 절연막의 전면을 상기 반도체 기판의 계면이 노출될 때 까지 평탄화하는 단계를 포함하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  42. 제 41 항에 있어서, 상기 제1 및 제2 절연막은 동일한 절연성 물질막으로 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  43. 제 42 항에 있어서, 상기 제1 및 제2 절연막은 각각 BPSG막, O3TEOS막, SACVD BPSG막, SAUSG막 및 HDP CVD막으로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  44. 제 41 항에 있어서, 상기 제1 절연막의 전면은 건식 에치 백 방식 및 스퍼터링 방식중 선택된 어느 하나로 식각하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  45. 제 43 항에 있어서, 상기 제1 절연막으로 사용되는 상기 BPSG막은 그 조성 성분인 TEOS, TEB 및 TMOP의 플로율을 각각 13.0∼17.0 slm, 9.0slm ∼ 수십 slm 및 4.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  46. 제 43 항에 있어서, 상기 제2 절연막으로 사용되는 BPSG막은 그 조성 성분이 TEOS, TEB 및 TMOP의 플로우율을 각각 13.0∼17.0 slm, 6.0slm ∼ 수십 slm 및 3.0 slm ∼ 수십 slm으로 하여 형성하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  47. 제 43 항에 있어서, 상기 제1 절연막으로 사용되는 HDP CVD막은 식각/증착 비가 0.10∼0.15가 되는 조건하에서 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  48. 제 43 항에 있어서, 상기 제2 절연막으로 사용되는 HDP CVD막은 식각/증착 비가 0.15∼0.33인 조건하에서 형성되는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  49. 제 44 항에 있어서, 상기 스퍼터링 방식에 사용하는 스퍼터링 가스는 알곤가스(Ar), 산소가스(O2), 질소가스(N2), 암모니아 가스(NH3), 카본 테트라 플루오라이드 가스(CF4) 및 염소가스(Cl2)로 이루어진 군중 선택된 어느 하나를 사용하는 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  50. 제 44 항에 있어서, 상기 스퍼터링 방식의 저주파 전력과 고주파 전력은 500W∼4,000W인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
  51. 제 44 항에 있어서, 상기 스퍼터링 방식에서 스퍼터링 각(angle)은 45°∼ 55°인 것을 특징으로 하는 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법.
KR1019970060818A 1997-11-18 1997-11-18 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법 KR19990040443A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970060818A KR19990040443A (ko) 1997-11-18 1997-11-18 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법
JP10231826A JPH11176936A (ja) 1997-11-18 1998-08-18 微細な線幅と高縦横比を有する領域に絶縁膜を埋込む方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970060818A KR19990040443A (ko) 1997-11-18 1997-11-18 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법

Publications (1)

Publication Number Publication Date
KR19990040443A true KR19990040443A (ko) 1999-06-05

Family

ID=19524983

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970060818A KR19990040443A (ko) 1997-11-18 1997-11-18 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법

Country Status (2)

Country Link
JP (1) JPH11176936A (ko)
KR (1) KR19990040443A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030010815A (ko) * 2001-07-27 2003-02-06 삼성전자주식회사 Ｂｐｓｇ를 이용한 게이트 전극 간의 갭필 방법
KR100465601B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100724202B1 (ko) * 2005-12-23 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 아이엠디 형성방법
KR101311363B1 (ko) * 2007-02-09 2013-09-25 주식회사 원익아이피에스 반도체 소자간 갭-필 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375221B1 (ko) * 2000-07-10 2003-03-08 삼성전자주식회사 스토리지 노드 형성방법
JP2002222858A (ja) 2001-01-25 2002-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004221242A (ja) 2003-01-14 2004-08-05 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2012151366A (ja) 2011-01-20 2012-08-09 Renesas Electronics Corp 半導体装置の製造方法
CN115988869A (zh) * 2021-10-13 2023-04-18 长鑫存储技术有限公司 半导体结构及其制备方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030010815A (ko) * 2001-07-27 2003-02-06 삼성전자주식회사 Ｂｐｓｇ를 이용한 게이트 전극 간의 갭필 방법
KR100465601B1 (ko) * 2002-07-18 2005-01-13 주식회사 하이닉스반도체 반도체소자의 형성방법
KR100724202B1 (ko) * 2005-12-23 2007-05-31 동부일렉트로닉스 주식회사 반도체 소자의 아이엠디 형성방법
KR101311363B1 (ko) * 2007-02-09 2013-09-25 주식회사 원익아이피에스 반도체 소자간 갭-필 방법

Also Published As

Publication number Publication date
JPH11176936A (ja) 1999-07-02

Similar Documents

Publication Publication Date Title
KR100624566B1 (ko) 커패시터 상부에 유동성 절연막을 갖는 반도체소자 및 그제조 방법
US5721156A (en) Method of manufacturing a semiconductor device with a planarized integrated circuit
US6025263A (en) Underlayer process for high O3 /TEOS interlayer dielectric deposition
KR100689826B1 (ko) 불소 함유된 화학적 식각 가스를 사용하는 고밀도 플라즈마화학기상증착 방법들 및 이를 채택하여 반도체 소자를제조하는 방법들
US6130154A (en) Semiconductor device and fabrication process thereof
US7259079B2 (en) Methods for filling high aspect ratio trenches in semiconductor layers
US20050282350A1 (en) Atomic layer deposition for filling a gap between devices
US5962344A (en) Plasma treatment method for PECVD silicon nitride films for improved passivation layers on semiconductor metal interconnections
KR20070021191A (ko) 에어 갭을 갖는 반도체 장치를 형성하는 방법 및 이에 의해형성된 구조물
JP2000077404A (ja) 絶縁膜形成方法
US6534409B1 (en) Silicon oxide co-deposition/etching process
US5567661A (en) Formation of planarized insulating film by plasma-enhanced CVD of organic silicon compound
US6740549B1 (en) Gate structures having sidewall spacers using selective deposition and method of forming the same
KR19990040443A (ko) 미세한 선폭과 고 종횡비를 갖는 영역에 절연막을 채우는 방법
EP0909461B1 (en) Method for simplifying the manufacture of an interlayer dielectric stack
KR20000057801A (ko) 평면의 중간 레벨 유전층을 갖는 집적 회로 장치
KR100310495B1 (ko) 복합배선층을갖는반도체소자의제조방법
JP4301146B2 (ja) 絶縁膜の加工方法
KR19990082907A (ko) 반도체 장치 및 그 제조 방법
KR100550346B1 (ko) 반도체 장치와 그의 제조 방법 및 이를 이용한 트랜치소자 분리막의 제조 방법
KR100639886B1 (ko) 반도체 소자의 갭 필을 이용하는 유에스지 증착 방법
KR100521445B1 (ko) 반도체 소자의 제조 방법
KR100384832B1 (ko) 반도체 소자의 층간 절연막 형성방법
CN1237602C (zh) 形成沟槽隔离结构的方法
KR100623595B1 (ko) 반도체 소자의 층간절연막 평탄화 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
WITB Written withdrawal of application