CN115988869A

CN115988869A - 半导体结构及其制备方法

Info

Publication number: CN115988869A
Application number: CN202111192543.4A
Authority: CN
Inventors: 严勋
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2021-10-13
Filing date: 2021-10-13
Publication date: 2023-04-18
Also published as: WO2023060796A1

Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，该半导体结构的制备方法包括：提供具有位线接触区的基底；在位线接触区形成第一导电层和第二导电层。本申请通过两次沉积工艺分别形成第一导电层和第二导电层，且第一导电层中掺杂杂质的浓度小于第二导电层中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层时可以避免形成缝隙，并且第一导电层在位线接触区内围成接触孔具有较小的深宽比，在形成第二导电层时，可以避免在第二导电层形成缝隙，这样在后续形成位线以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。

Description

半导体结构及其制备方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic random access memory，简称DRAM)是一种高速地、随机地写入和读取数据的半导体存储器，被广泛地应用到数据存储设备或装置中。

动态随机存储器通常包括多个重复的储存单元，每个存储单元包括一个晶体管和一个电容器，其中，晶体管的栅极与字线电连接、源极通过位线接触结构与位线电连接、漏极通过电容接触与电容器电连接，字线上的字线电压能够控制晶体管的开启与关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。

但是在形成位线接触结构时，位线接触结构内易形成空隙，该空隙会致使电容接触结构与位线之间发生电连接，进而降低半导体结构的良率。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，用于防止位线接触结构内形成空隙，进而能够防止电容接触结构与位线之间发生电连接，提高半导体结构的良率。

为了实现上述目的，本申请实施例提供如下技术方案：

本申请实施例的第一方面提供一种半导体结构的制备方法，其包括如下步骤：

提供基底，所述基底内具有多个间隔设置的位线接触区；

在每个所述位线接触区内形成第一导电层，所述第一导电层在每个所述位线接触区内围成一个接触孔；

在每个所述接触孔内形成第二导电层，所述第二导电层和所述第一导电层构成导电层，其中，所述第二导电层中掺杂杂质的浓度大于所述第一导电层中掺杂杂质的浓度。

在一些实施例中，所述第二导电层中掺杂杂质的浓度为所述第一导电层中掺杂杂质的浓度的1.5～3倍。

在一些实施例中，在所述位线接触区内形成第一导电层的步骤中包括：

在每个所述位线接触区形成第一初始导电层，所述第一初始导电层在每个所述位线接触区内围成一个中间孔；

向所述中间孔内通入刻蚀气体，去除部分所述第一初始导电层，被保留下来的第一初始导电层构成第一导电层，且第一导电层在所述位线接触区内围成接触孔。

在一些实施例中，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为上大下小的梯形。

在一些实施例中，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为V型。

在一些实施例中，所述接触孔的侧壁与垂直于所述基底的方向之间的夹角位于10°～20°。

在一些实施例中，沿第一方向，所述第一导电层的厚度位于0～6nm之间。

在一些实施例中，位于所述位线接触区的底壁上的第一导电层的厚度位于5～8nm之间。

在一些实施例中，沿第一方向，所述第一初始导电层的厚度位于5～18nm之间。

在一些实施例中，位于所述位线接触区的底壁上的第一初始导电层的厚度位于10～18nm之间。

在一些实施例中，所述第一导电层和所述第二导电层的材质均包括多晶硅，且掺杂杂质均为磷离子。

在一些实施例中，在所述位线接触区内形成第一导电层的步骤之前，所述制备方法还包括：

在所述位线接触区的侧壁上形成防护层。

在一些实施例中，所述防护层的厚度位于3～6nm，且所述防护层的材质包括多晶硅。

在一些实施例中，所述刻蚀气体包括氯气，且刻蚀温度位于250℃～320℃。

本申请实施例的第二方面提供一种半导体结构，所述半导体结构通过如上述实施例中的半导体结构的制备方法制得

本申请实施例所提供的半导体结构及其制备方法中，通过两次沉积工艺分别形成第一导电层和第二导电层，且第一导电层中掺杂杂质的浓度小于第二导电层中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层时可以避免形成缝隙，其次，第一导电层在位线接触区内围成的接触孔，该接触孔具有较小的深宽比，这样在形成第二导电层时，也可以避免在第二导电层形成缝隙，进而避免导电层内形成缝隙，这样在后续形成位线结构以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。

除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的半导体结构及其制备方法所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中提供的半导体结构的结构示意图一；

图2为相关技术中提供的半导体结构的结构示意图二；

图3为本申请实施例提供的半导体结构的制备方法的工艺流程图；

图4为本申请实施例提供的半导体结构的制备方法中形成位线接触区的结构示意图；

图5为本申请实施例提供的半导体结构的制备方法中形成防护层的结构示意图；

图6为本申请实施例提供的半导体结构的制备方法中形成第一初始导电层的结构示意图；

图7为本申请实施例提供的半导体结构的制备方法中形成接触孔的结构示意图一；

图8为本申请实施例提供的半导体结构的制备方法中形成接触孔的结构示意图二；

图9为本申请实施例提供的半导体结构的制备方法中形成第二导电层的结构示意图一

图10为本申请实施例提供的半导体结构的制备方法中形成第二导电层的结构示意图二。

附图标记：

10：基底；11：有源区；

12：隔离结构；13：位线接触区；

20：导电层；21：第一导电层；

22：第二导电层；23：第一初始导电层；

24：中间孔；25：接触孔；

30：掩膜层；40：防护层。

具体实施方式

在半导体结构的制备过程中，通常是先形成位线结构以及包覆位线结构的隔离侧墙，该位线结构包括层叠设置的位线接触结构和位线，待形成位线结构和隔离侧墙之后，会在相邻的隔离侧墙之间形成电容接触结构，其中，电容接触结构用于连接电容器与基底的有源区，以实现对数据的存储。

如图1和图2所示，在形成位线接触结构时，通过先在基底10内形成位线接触区，然后在位线接触区内形成导电层20，但是，由于位线接触区具有较大的深宽比，导电层20内会形成空隙，在蚀刻导电层20形成位线接触结构时，空隙会被暴露出来，致使位线接触结构的部分区域会发生断开，进而在形成隔离侧墙时，用于形成隔离侧墙的绝缘材质会填充到空隙中，致使隔离侧墙在空隙处发生断裂，不能完全包覆住位线，相应地，在后续形成电容接触结构时，电容接触结构容易与位线结构发生电连接，降低半导体结构的良率。

针对上述的技术问题，在本申请实施例中，通过两次沉积工艺分别形成第一导电层和第二导电层，且第一导电层中掺杂杂质的浓度小于第二导电层中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层时可以避免形成缝隙，其次，第一导电层在位线接触区内围成接触孔，该接触孔具有较小的深宽比，这样在形成第二导电层时，也可以避免在第二导电层形成缝隙，进而避免导电层内形成缝隙，这样在后续形成位线结构以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。

为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。

图3为本申请实施例提供的半导体结构的制备方法的流程图，图4～图10为半导体结构的制备方法的各个阶段的示意图，下面结合图4～图10对半导体结构的制备方法进行详细的介绍。

本实施例对半导体结构不作限制，下面将以半导体结构为动态随机存储器(DRAM)为例进行介绍，但本实施例并不以此为限，本实施例中的半导体结构还可以为其他的结构。

如图3所示，本申请实施例提供的半导体结构的制备方法，包括如下的步骤：

步骤S100：提供基底，基底内具有多个间隔设置的位线接触区。

示例性地，如图4所示，基底10作为动态随机存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。

基底10具有多个有源区11以及用于分隔各个有源区11的隔离结构12，其中，多个有源区11可以间隔设置，有源区11用于设置半导体器件，比如，晶体管和电容器。

隔离结构12的制备过程通常为图形化基底10，以在基底10内形成隔离沟槽，然后，利用沉积工艺在隔离沟槽内沉积氧化硅，以形成隔离结构12，隔离结构12用于实现各个有源区11之间的绝缘设置。

基底10内具有多个位线接触区13，多个位线接触区13可以间隔设置在基底10，在形成多个位线接触区13时，可以在基底10上形成具有图案的掩膜层30，然后以掩膜层30作为掩膜版，利用刻蚀气体或者刻蚀液去除部分厚度的基底10，以在基底10内形成位线接触区13。

在形成图案的掩膜层30时，可以通过涂覆的工艺，在掩膜层30上形成一定厚度的光刻胶层，然后通过曝光、刻蚀以及显影的工艺在光刻胶层上形成掩膜图案，然后，利用刻蚀液或者刻蚀气体，去除未被掩膜图案遮挡的掩膜层30，以在掩膜层30内形成图案。

其中，掩膜层30可以为单一膜层，也可以为复合膜层，比如，掩膜层30可以包括依次层叠设置的氮化硅层、多晶硅层以及氧化硅层，其中，氮化硅层设置在基底10上，本实施例通过使掩膜层30为复合膜层，可以在图形转移过程中，先将图形转移到氧化硅层上，然后依次转移到多晶硅层、氮化硅层以及基底10上，这样可以提高图形转移过程的准确性，确保位线接触区13的图形的准确性。

需要说明的是，在形成位线接触区13之后，可以在位线接触区13内形成防护层40，也可以直接形成导电层20，以下的实施例以在位线接触区13形成防护层40为例进行阐述。

示例性地，如图5所示，在位线接触区13的侧壁上形成防护层40，该防护层40用于对暴露在位线接触区13内的隔离结构12进行保护，防止在后续清洗位线接触区13时对隔离结构12造成损伤。其中，防护层40的材质包括多晶硅。

在本实施例中，防护层40的厚度位于3～6nm，如图5所示，沿图中的X方向，防护层40具有一定的厚度D1，该厚度D1位于3～6nm之间。

若防护层40的厚度小于3nm，则会造成防护层40的厚度过小，致使在后续清洗位线接触区13时，仍然会对隔离结构12造成损伤，若防护层40的厚度大于6nm，则会造成防护层40所围成区域的面积过小，增加该区域的深宽比，致使后续形成的位线接触结构中仍然会存在空隙。

因此，本实施例对防护层40的厚度进行了限定，在实现对隔离结构12进行保护的同时，也能够防止后续形成位线接触结构中具有空隙，进而，避免电容接触结构与位线结构发生电连接，提高了半导体结构的良率。

步骤S200：在每个位线接触区内形成第一导电层，第一导电层在每个位线接触区内围成一个接触孔。

其中，第一导电层21通过沉积工艺形成的，比如，沉积工艺可以包括物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺中的至少一种。

步骤S300：在每个接触孔内形成第二导电层，第二导电层和第一导电层构成导电层，其中，第二导电层中掺杂杂质的浓度大于第一导电层中掺杂杂质的浓度，其结构图9和图10所示。

第二导电层22也可以通过沉积工艺形成，比如，沉积工艺可以包括物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺中的至少一种。

在本实施例中，第一导电层21和第二导电层22中的材质均为多晶硅，且掺杂杂质均为磷离子，其中，第二导电层22中掺杂杂质的浓度为第一导电层21中掺杂杂质的浓度的1.5～3倍。

示例性地，第一导电层21中掺杂杂质的浓度为1E20～10E20，即，第一导电层21中掺杂杂质的浓度为1*10²⁰～10*10²⁰，第二导电层22中的掺杂杂质的浓度为15E20～30E20，即，第二导电层22中掺杂杂质的浓度为15*10²⁰～30*10²⁰。

与相关技术中，导电层20是通过一次沉积工艺形成的技术方案相比，本实施例中导电层20是通过两次沉积工艺形成的，即，第一次沉积工艺用于形成第一导电层21，第二次沉积工艺用于形成第二导电层22，且第一导电层21中掺杂杂质的浓度小于第二导电层22中掺杂杂质的浓度，由于掺杂杂质的浓度越低填充能力越高，这样在形成第一导电层21时可以避免形成缝隙，其次，第一导电层21在位线接触区13内形成接触孔25，该接触孔25具有较小的深宽比，这样在形成第二导电层22时，也可以避免在第二导电层22形成缝隙，进而避免导电层20内形成缝隙，这样在后续形成位线结构以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线发生电连接，提高了半导体结构的良率。

此外，第二导电层22的掺杂杂质的浓度较高，可以提高第二导电层22的导电能力，进而提高导电层20的导电能力，提高了半导体结构的性能。

在一些实施例中，在每个位线接触区13内形成第一导电层21的工艺可以通过如下的方式实施。

示例性地，如图6所示，利用沉积工艺在每个位线接触区13内形成第一初始导电层23，第一初始导电层23延伸至位线接触区13外，并覆盖在掩膜层30上，其中，第一初始导电层23在每个位线接触区13内围成一个中间孔24。

在本实施例中，沉积工艺可以包括物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺中的至少一种。

沿第一方向，第一初始导电层23的厚度位于5～18nm之间，第一初始导电层23的厚度如图6中的D2，若是，第一初始导电层23的厚度小于5nm，不利于后续形成第一导电层21，若是第一初始导电层23大于18nm，使得第一初始导电层23的厚度过大，难以形成中间孔24，增加了后续形成去除第一初始导电层23的难度，因此，本实施例将第一初始导电层23的厚度限定在5～18nm之间，这样既可以便于第一导电层21的形成，也可以降低第一导电层21的制备难度。

第一方向可以为图6中的X方向。

其次，位于位线接触区13的底壁上的第一初始导电层23的厚度位于10～18nm之间，位于位线接触区13的底壁上的第一初始导电层23的厚度为图6中标示的D3。

若是，位于位线接触区13的底壁上的第一初始导电层23的厚度小于10nm，会致使后续形成的第一导电层21沿垂直于基底10的方向的厚度过小，进而造成接触孔25的深度仍然很大，这样会造成后续形成的第二导电层22内形成空隙。

若是，位于位线接触区13的底壁上的第一初始导电层23的厚度大于18nm，则会降低后续形成的接触孔25的深度，致使后续形成的第二导电层22的导电能力较低，进而降低了导电层20的导电能力。

因此，本实施例将位于位线接触区13的底壁上的第一初始导电层23的厚度限定在10～18nm之间，这样既可以防止第二导电层22内形成空隙，也能提高导电层20的导电能力，提高了半导体结构的性能。

如图7所示，待形成第一初始导电层23之后，向中间孔24内通入刻蚀气体，该刻蚀气体能够刻蚀部分第一初始导电层23，被保留下来的第一初始导电层23构成第一导电层21，且第一导电层21在位线接触区内围成接触孔25。

其中，刻蚀气体包括氯气，刻蚀温度位于250℃～320℃，若是，刻蚀温度低于250℃，则会造成刻蚀速率降低，增加刻蚀时间，进而增加生产成本，若是，刻蚀温度高于320℃，容易对第一初始导电层23造成过刻蚀，降低第一导电层21的厚度，进而致使接触孔25仍然具有高深宽比，因此，本实施例对刻蚀温度进行了限定，既要降低生产成本，也要降低接触孔25的深宽比，防止位线接触结构中形成空隙。

在本实施例中，接触孔25的形状可以有多种选择，比如，以垂直于基底10的方向的截面为纵截面，接触孔25的纵截面形状为梯形，且该梯形为上大下小的结构，其结构如图7所示；又比如，以垂直于基底10的方向的截面为纵截面，接触孔25的纵截面形状为V型，其结构如图8所示，本实施例通过对接触孔25的形状进行限定，可以方便后续第二导电层22的沉积，防止第二导电层22中形成空隙。

在一些实施例中，如图7和图8所示，接触孔25的侧壁与垂直于基底10的方向之间的夹角位于10°～20°，接触孔25的侧壁与Y方向的夹角为图7和图8中α。

若是，接触孔25的侧壁与垂直于基底10的方向之间的夹角小于10°，则会使接触孔25的顶部开口过小，则会增加后续沉积第二导电层22的难度，仍然会致使第二导电层22中形成空隙。

若是，接触孔25的侧壁与垂直于基底10的方向之间的夹角大于20°，则会造成接触孔25的深度过小，造成后续形成的第二导电层22的厚度过小，降低第二导电层22的导电能力，进而降低导电层20的导电能力和降低半导体结构的性能。

因此，本实施例对接触孔25的侧壁与垂直于基底10的方向之间的夹角进行了限定，既可以防止第二导电层22中形成空隙，也可以增加导电层20的导电能力。

在一些实施例中，沿第一方向，第一导电层21的厚度位于0～6nm之间，沿图7中的X方向，第一导电层21的厚度为D4，第一导电层21的厚度D4位于0～6nm之间，其中，第一导电层21的厚度可以为等值，即，沿垂直于基底10的方向，第一导电层21的厚度可以处处相等；沿垂直于基底10的方向，第一导电层21的厚度可以呈渐变式的，例如，如图7所示，位于接触孔25的顶部的第一导电层21的厚度可以为0～3nm，位于接触孔25的底部的第一导电层21的厚度可以为3～6nm。

本实施例通过对第一导电层21的厚度进行限定，既可以防止第一导电层21内形成空隙，也可以保证导电层20的导电能力，提高半导体结构的性能。

在一些实施例中，继续参考图7，位于位线接触区13的底壁上的第一导电层21的厚度位于5～8nm之间。

沿垂直于基底10的方向，第一导电层21的厚度D5位于5～8nm之间，若是，第一导电层21的厚度D5小于5nm，仍然会造成接触孔25具有深宽比，造成在形成第二导电层22时，第二导电层22内易形成空隙，进而致使在后续形成的电容接触结构与位线结构发生电连接，降低半导体结构的良率。

若是，第一导电层21的厚度D5大于8nm，则会造成接触孔25的深度过小，则会造成形成第二导电层22的厚度过小，降低了第二导电层22的导电能力，进而会降低导电层20的导电能力，和降低了半导体结构的性能。

因此，本实施例对沿垂直于基底10的方向上，第一导电层21的厚度进行限定，这样既可以防止后续形成的电容接触结构与位线结构发生电连接，提高了半导体结构的良率，也可以保证导电层20的导电能力，提高了半导体结构的性能。

本申请实施例的第二方面提供的半导体结构，通过上述实施例中的半导体结构的制备方法制得的，因此，本实施例中半导体结构中的位线接触结构包括层叠设置的第一导电层21和第二导电层22，且第一导电层21和第二导电层22为致密结构，并不存在空隙，这样在后续形成位线以及隔离侧墙时，不会损坏隔离侧墙，进而不会造成电容接触结构与位线结构发生电连接，提高了半导体结构的良率。

此外，第二导电层22的掺杂杂质的浓度较高，这样保证第二导电层22内不会出现空隙的同时，也能提高第二导电层22的导电能力，进而提高位线接触结构的导电能力，提高半导体结构的性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。

在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims

1.一种半导体结构的制备方法，其特征在于，包括如下步骤：

提供基底，所述基底内具有多个间隔设置的位线接触区；

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第二导电层中掺杂杂质的浓度为所述第一导电层中掺杂杂质的浓度的1.5～3倍。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述位线接触区内形成第一导电层的步骤中包括：

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为上大下小的梯形。

5.根据权利要求3所述的半导体结构的制备方法，其特征在于，以垂直于所述基底的方向的截面为纵截面，所述接触孔的纵截面形状为V型。

6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述接触孔的侧壁与垂直于所述基底的方向之间的夹角位于10°～20°。

7.根据权利要求1～5任一项所述的半导体结构的制备方法，其特征在于，沿第一方向，所述第一导电层的厚度位于0～6nm之间。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，位于所述位线接触区的底壁上的第一导电层的厚度位于5～8nm之间。

9.根据权利要求3～5任一项所述的半导体结构的制备方法，其特征在于，沿第一方向，所述第一初始导电层的厚度位于5～18nm之间。

10.根据权利要求9所述的半导体结构的制备方法，其特征在于，位于所述位线接触区的底壁上的第一初始导电层的厚度位于10～18nm之间。

11.根据权利要求1～5任一项所述的半导体结构的制备方法，其特征在于，所述第一导电层和所述第二导电层的材质均包括多晶硅，且掺杂杂质均为磷离子。

12.根据权利要求1～5任一项所述的半导体结构的制备方法，其特征在于，在所述位线接触区内形成第一导电层的步骤之前，所述制备方法还包括：

在所述位线接触区的侧壁上形成防护层。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述防护层的厚度位于3～6nm，且所述防护层的材质包括多晶硅。

14.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述刻蚀气体包括氯气，且刻蚀温度位于250℃～320℃。

15.一种半导体结构，其特征在于，所述半导体结构通过如权利要求1～14任一项所述半导体结构的制备方法制得。