CN117939873A - 半导体结构的制备方法、半导体结构和半导体存储器 - Google Patents

Abstract

本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该方法包括：提供衬底；衬底包括阵列区和外围电路区；于衬底上方形成器件层，器件层包括形成于阵列区上方的阵列器件层和形成于外围电路区上方的外围器件层；对外围器件层进行第一图案化处理，形成至少一个外围器件结构；对阵列器件层进行第二图案化处理，形成至少一个位线结构。这样，本公开实施例首先在衬底上方同时形成外围器件层和阵列器件层，然后先将外围器件层处理为外围器件结构，再将阵列器件层处理为位线结构，从而位线结构是通过图案化阵列器件层一步制备得到的一体化位线结构，使得位线结构稳定，避免位线结构损坏。

Description

半导体结构的制备方法、半导体结构和半导体存储器

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法、半导体结构和半导体存储器。

背景技术

存储器是一种常见半导体结构，例如动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)。存储器包括阵列区和外围电路区，其中，阵列区具有用于存储数据的存储阵列，外围电路区具有控制存储阵列的电路结构。随着存储器的尺寸变小以及结构复杂，在生产制造过程中极易发生存储器的结构及电性失效。

发明内容

本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器。

第一方面，本公开实施例提供了一种半导体结构的制备方法，包括：

提供衬底；所述衬底包括阵列区和外围电路区；

于所述衬底上方形成器件层，所述器件层包括形成于所述阵列区上方的阵列器件层和形成于所述外围电路区上方的外围器件层；

对所述外围器件层进行第一图案化处理，形成至少一个外围器件结构；

对所述阵列器件层进行第二图案化处理，形成至少一个位线结构。

在一些实施例中，所述于所述衬底上方形成器件层，包括：

于所述衬底上方形成接触层；

于所述接触层上方形成阻挡层；

于所述阻挡层上方形成导电层；

于所述导电层上方形成第一介质层，所述第一介质层通过一体式连续沉积工艺制备。

在一些实施例中，所述对所述外围器件层进行第一图案化处理，形成至少一个外围器件结构，包括：

于所述外围器件层上方形成外围掩膜层，且所述外围掩膜层具有第一图案；

将所述第一图案转移至所述外围器件层，保留的所述外围器件层形成所述外围器件结构；

去除所述外围掩膜层。

在一些实施例中，在所述将所述第一图案转移至所述外围器件层之前，所述方法还包括：

于所述阵列器件层上方形成阵列保护层，以在将所述第一图案转移至所述外围器件层时，保护所述阵列器件层；

在所述将所述第一图案转移至所述外围器件层之后，所述方法还包括：

去除所述阵列保护层。

在一些实施例中，所述外围器件结构中的所述第一介质层的厚度小于所述阵列器件层中的所述第一介质层的厚度。

在一些实施例中，所述外围电路区包括外围隔离结构和被外围隔离结构分立的至少一个外围有源区，所述外围器件结构形成在所述外围有源区上方；在所述形成至少一个外围器件结构之后，所述方法还包括：

对所述外围有源区进行离子掺杂；

于所述外围器件结构的侧面形成保护侧墙；

于所述外围器件结构、所述保护侧墙和所述外围电路区的表面形成外围绝缘层；

于所述外围绝缘层的表面形成旋涂介质层，所述旋涂介质层的顶面与所述外围绝缘层的顶面平齐；

于所述外围绝缘层和所述旋涂介质层的上方形成外围介质层。

在一些实施例中，所述于所述外围器件结构、所述保护侧墙和所述外围电路区的表面形成外围绝缘层，包括：

于所述外围器件结构、所述保护侧墙、所述外围电路区和所述阵列器件层的表面形成初始绝缘层；

其中，所述初始绝缘层包括外围绝缘层和阵列绝缘层，所述外围绝缘层形成在所述外围器件结构、所述保护侧墙和所述外围电路区的表面，所述阵列绝缘层形成在所述阵列器件层的表面。

在一些实施例中，所述于所述外围绝缘层的表面形成旋涂介质层，包括：

于所述初始绝缘层的表面形成初始旋涂介质层；

去除位于所述阵列器件层上方的所述初始旋涂介质层和部分位于所述外围绝缘层的顶面所在平面上方的所述初始旋涂介质层，所述外围绝缘层上方的剩余所述初始旋涂介质层表面与所述外围器件结构的第一介质层表面齐平。

在一些实施例中，所述于所述外围绝缘层和所述旋涂介质层的上方形成外围介质层，包括：

于所述初始绝缘层和所述旋涂介质层上方形成第二介质层；

去除位于所述阵列器件层上方的所述第二介质层和所述阵列绝缘层，保留位于所述外围绝缘层和所述旋涂介质层上方的所述第二介质层形成所述外围介质层，使所述外围介质层的顶面和所述阵列器件层的顶面平齐。

在一些实施例中，所述对所述阵列器件层进行第二图案化处理，形成至少一个位线结构，包括：

于所述阵列器件层上方形成阵列掩膜层，所述阵列掩膜层具有沿第一方向延伸的第二图案；

将所述第二图案转移至所述阵列器件层，并去除所述阵列掩膜层，保留的所述阵列器件层形成所述至少一个位线结构。

在一些实施例中，在所述于所述阵列器件层上方形成阵列掩膜层时，所述方法还包括：

于所述外围介质层上方形成外围保护层，以在将所述第二图案转移至所述阵列器件层时，保护所述外围介质层。

在一些实施例中，所述阵列区包括阵列隔离结构和被阵列隔离结构分立的至少一个阵列有源区；所述阵列有源区包括第一掺杂区、位于所述第一掺杂区两侧的字线结构和位于所述字线结构另一侧的第二掺杂区，所述字线结构沿第二方向延伸；

所述至少一个位线结构均沿第一方向延伸，且与沿所述第一方向排列的若干个所述第一掺杂区连接。

在一些实施例中，所述提供衬底，包括：

提供初始衬底；

于所述初始衬底中形成所述阵列隔离结构和所述外围隔离结构，以在所述初始衬底中形成所述至少一个阵列有源区和所述至少一个外围有源区。

在一些实施例中，所述器件层的高度大于或者等于所述位线结构的高度。

第二方面，本公开实施例提供了一种半导体结构，所述半导体结构包括：

衬底，所述衬底包括阵列区和外围电路区；

外围器件结构，所述外围器件结构位于所述外围电路区；

位线结构，所述位线结构位于所述阵列区，所述位线结构包括一体式第一介质层。

第三方面，本公开实施例提供了一种半导体存储器，所述半导体存储器包括如第二方面所述的半导体结构。

本公开实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该方法包括：提供衬底；衬底包括阵列区和外围电路区；于衬底上方形成器件层，器件层包括形成于阵列区上方的阵列器件层和形成于外围电路区上方的外围器件层；对外围器件层进行第一图案化处理，形成至少一个外围器件结构；对阵列器件层进行第二图案化处理，形成至少一个位线结构。这样，本公开实施例首先在衬底上方同时形成外围器件层和阵列器件层，然后先将外围器件层处理为外围器件结构，再将阵列器件层处理为位线结构，从而位线结构是通过图案化阵列器件层一步制备得到的一体化位线结构，使得位线结构稳定，避免位线结构损坏。

附图说明

图1A至图1D为两步法制备位线结构的过程中各步骤所得半导体结构的示意图；

图2为本公开实施例提供的一种半导体结构的制备方法的流程示意图；

图3A至图3E为本公开实施例提供的形成衬底的过程中各步骤所得半导体结构的示意图；

图4为本公开实施例提供的一种形成器件层后所得半导体结构的示意图；

图5A至图5I为本公开实施例提供的形成外围器件结构的过程中各步骤所得半导体结构的示意图；

图6A至图6D为本公开实施例提供的形成位线结构的过程中各步骤所得半导体结构的示意图；

图7为本公开实施例提供的一种半导体存储器的组成结构示意图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

对本公开实施例进行进一步详细说明之前，先对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释：

动态随机存取存储器(Dynamic Random Access Memory，DRAM)；

旋涂绝缘介质(Spin On Dielectric，SOD)；

化学机械研磨(Chemical Mechanical Polishing，CMP)；

位线结构(Bit Line structure，BL)；

阵列区(Array area，Array)；

外围电路区(Peripheral area，Peri)；

刻蚀(Etch，EH)；

沉积(Deposition，Dep)；

光刻胶(Photoresist，PR)；

硫酸双氧水混合液(Sulfuric acid hydrogen Peroxide Mixture，SPM溶液)；

化学气相沉积(Chemical Vapor Deposition，CVD)；

物理气相沉积(Physical Vapor Deposition，PVD)；

原子层沉积(Atomic Layer Deposition，ALD)；

双倍数据速率(Double Data Rate，DDR)。

目前，由于尺寸变小且结构复杂，对于DRAM等存储器的结构而言，在生产制造过程中极易发生结构及电性的失效。示例性地，参见图1A至图1D，其示出了两步法制备位线结构的过程中各步骤所得半导体结构的示意图。

在图1A中，左图示出了该半导体结构的阵列区(Array)部分，右图示出了该半导体结构的外围电路区(Peri)部分。在阵列区中，衬底101包括阵列隔离结构104和被阵列隔离结构104分立的至少一个阵列有源区102，阵列区中还形成有氮化硅层105，氮化硅层105覆盖无需与位线结构形成连接的部分阵列有源区102；在外围电路区中，衬底101包括外围隔离结构和被外围隔离结构分立的至少一个外围有源区103，其中，二氧化硅层1051、氮化硅层106和二氧化硅层1052组成外围隔离结构。

如图1A所示，在制备位线结构与外围器件结构时，还需在衬底101表面形成多晶硅层108、氮化钛金属阻挡层109、金属钨层110和氮化硅层111(四者可以合称为器件层)，将外围电路区中的多晶硅层108、氮化钛金属阻挡层109、金属钨层110和氮化硅层111合称为外围器件结构，可以看出，外围器件结构只位于外围有源区103的中部上方。器件层的形成方式可以为：首先在阵列区和外围电路区上方同时沉积多晶硅层108、氮化钛金属阻挡层109、金属钨层110和氮化硅层111，并对外围电路区的多晶硅层108、氮化钛金属阻挡层109、金属钨层110和氮化硅层111进行刻蚀处理，得到如图1A所示的结构，其中，在外围器件结构和外围有源区103之间，还形成有栅氧化层107(或称栅介质层)。

如图1B所示，对外围有源区103进行掺杂以形成源极和漏极，掺杂的区域为位于外围器件结构两侧的外围有源区103，然后在外围器件结构的侧面形成保护侧墙。保护侧墙包括第一隔离层112和第二隔离层113，进一步形成第三隔离层114，在阵列区中，第三隔离层114形成在氮化硅层111的上方，在外围电路区中，第三隔离层114覆盖外围器件结构、保护侧墙和外围有源区103以及外围隔离结构，其中，第三隔离层114为氮化硅材质。最后在第三隔离层114表面形成旋涂介质层115，其中，旋涂介质层也称作旋涂绝缘介质(Spin OnDielectric，SOD)，得到如图1B所示的结构。旋涂介质层115具有优异的缝隙填平作用，以方便后续外围电路区其他结构的制备。

对图1B所示的半导体结构进行化学机械研磨(Chemical Mechanical Polishing，CMP)处理，将高于外围电路区中的第三隔离层114的顶面平面的旋涂介质层115去除，得到如图1C所示的结构。

这时候，如图1C中的下方图所示，在阵列区中，由于旋涂介质层115的去除终点以暴露出外围电路区第三隔离层114表面为停止终点，而阵列区表面与外围电路区表面并非完全齐平，导致在阵列区的第三隔离层114的上方可能会存在旋涂介质层115(SOD)残留。

在图1C的基础上，继续于阵列区和外围电路区表面形成位线结构中第四隔离层116，然后对阵列区中的第四隔离层116等进行图案化刻蚀处理，得到位线结构(图中的BL表示)，所得结构如图1D所示。图1D的左上图为在理想情况下得到的位线结构。然而，在这种制备方法下，由于在图1C所示的步骤中，阵列区中可能会存在SOD残留，这样，在形成位线结构的之后，还需对位线结构进行清洗、刻蚀(例如湿法刻蚀，WET)，以得到无副产物残留的位线结构，所使用的刻蚀剂等化学物质会刻蚀残留的SOD，从而造成位线结构损坏，如图1D中的下方图所示，位线结构会存在变形、倾斜甚至倒塌的问题，严重影响半导体结构制备效率和制备性能。

结合图1A至图1D所示，在制备位线结构的过程中，位线结构中的氮化硅是由沉积外围电路区中的多晶硅栅极和沉积阵列区中的位线结构两次步骤形成的(第一次沉积的是主要是氮化硅层111，还可以包括第三隔离层114，第二次沉积的主要是第四隔离层116)，因此，该方法也称作两步法制备位线结构。在这种方法中，在对旋涂介质层115进行CMP之后，由于外围电路区和阵列区之间的SOD存在高度台阶(Height Step)，会导致阵列区有SOD残留(如图1C所示)，或者可表达为两次沉积的氮化硅之间存在SOD薄膜残留，在后续进行位线结构的刻蚀清洗时采用的化学物质会清洗SOD，造成位线结构变形和倾斜，甚至倒塌，造成器件性能损坏，甚至失效(Fail)。

基于此，本公开实施例提供了一种半导体结构的制备方法，该方法包括：提供衬底；衬底包括阵列区和外围电路区；于衬底上方形成器件层，器件层包括形成于阵列区上方的阵列器件层和形成于外围电路区上方的外围器件层；对外围器件层进行第一图案化处理，形成至少一个外围器件结构；对阵列器件层进行第二图案化处理，形成至少一个位线结构。这样，本公开实施例首先在衬底上方同时形成外围器件层和阵列器件层，实现位线结构与外围器件结构的材质于同一步骤中形成，减小工艺成本，然后先将外围器件层处理为外围器件结构，再将阵列器件层处理为位线结构，从而位线结构是通过图案化阵列器件层一步制备得到的一体化位线结构，使得位线结构稳定，避免位线结构损坏。

下面将结合附图对本公开各实施例进行详细说明。

本公开的一实施例中，参见图2，其示出了本公开实施例提供的一种半导体结构的制备方法的流程示意图。如图2所示，该方法可以包括：

S1001：提供衬底；衬底包括阵列区和外围电路区。

需要说明的是，在本公开实施例中，衬底被划分为阵列区和外围电路区。其中，阵列区包括阵列隔离结构和被阵列隔离结构分立的至少一个阵列有源区，外围电路区包括外围隔离结构和被外围隔离结构分立的至少一个外围有源区。

在一些实施例中，提供衬底，可以包括：

提供初始衬底；

于初始衬底中形成阵列隔离结构和外围隔离结构，以在初始衬底中形成至少一个阵列有源区和至少一个外围有源区。

下面结合图3A至图3E描述衬底的形成过程。

首先提供一初始衬底，图3A为初始衬底201的结构示意图。其中，初始衬底201可以为硅衬底或者硅、锗、硅锗化合物等其它合适的衬底材料，例如掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等，本公开实施例对此不作具体限定。这里，阵列区用于形成存储阵列，外围电路区则用于形成外围电路。

对初始衬底201进行处理(例如刻蚀处理)，所得结构如图3B所示，为了便于区分阵列区和外围电路区，在图3B以及后续附图中，将阵列区和外围电路区分别示出。如图3B所示，在阵列区中形成阵列沟槽202，并在外围电路区中形成外围沟槽203。其中，阵列沟槽202将阵列区分割为至少一个阵列有源区204，外围沟槽203将外围电路区分割为至少一个外围有源区205。在本公开实施例的附图中，以多个阵列有源区204和一个外围有源区205为例进行示例性说明。

图3C为与图3B对应的俯视示意图，其中，图3B是在图3C中的AA’方向的截面示意图，且图3B中的左图对应阵列区部分，图3B中的右图对应外围电路区部分。需要注意的是，这里的附图仅为示例性地，俯视图和截面图不一定是按照相同的尺寸严格绘制的。

另外，对于每一个阵列有源区204而言，如图3C中的虚线箭头所指，有源区204可以包括第一掺杂区D1、位于第一掺杂区D1两侧的字线结构G和位于字线结构G另一侧的第二掺杂区D2，且字线结构沿第二方向延伸。

需要说明的是，字线结构(图3C的左图中未示出)沿第二方向延伸，字线结构可以包括字线和栅极。也就是说，在字线结构中，一个字线与沿第二方向排列的一行有源区中的一个栅极对应连接。这时候，可以分别在对应的区域对阵列有源区204进行掺杂，从而分别形成第一掺杂区D1和第二掺杂区D2，可以看出，在这种掺杂方式中，一个有源区中可以形成两个晶体管，即第一掺杂区D1和位于第一掺杂区D1一侧的栅极和第二掺杂区D2形成一个晶体管，第一掺杂区D1和位于第一掺杂区D1另一侧的栅极和第二掺杂区D2形成另一个晶体管。对于一个有源区204而言，存在两条字线分别与栅极连接，一条字线与沿第二方向排列的多个有源区204分别连接。

其中，第一掺杂区D1可以为晶体管的源极，第二掺杂区D2可以为晶体管的漏极，或者，第一掺杂区D1可以为晶体管的漏极，第二掺杂区D2可以为晶体管的源极。另外，这里的栅极可以为埋入式栅极，字线可以为埋入式字线，对此不再具体阐述。

在阵列沟槽202中形成阵列隔离结构206，在阵列有源区204中形成晶体管，再于阵列区表面形成隔离介质层207，在外围沟槽203中形成外围隔离结构208，所得结构如图3D所示。

需要说明的是，阵列隔离结构206将阵列区分立为至少一个阵列有源区204，阵列隔离结构206的材料可以为二氧化硅，或者阵列隔离结构206可以为二氧化硅-氮化硅-二氧化硅组成的三层绝缘结构；外围隔离结构208可以包括第一绝缘层2081、第二绝缘层2082和第三绝缘层2083，其中，第一绝缘层2081和第三绝缘层2083的材料可以均为二氧化硅，第二绝缘层2082的材料可以为氮化硅，也就是说，阵列隔离结构206和外围隔离结构208可以均为二氧化硅-氮化硅-二氧化硅组成的三层绝缘结构。其中，阵列隔离结构206和外围隔离结构208可以通过任意合适的方式形成，例如沉积等，另外，两者可以先后形成或者结合具体工艺同时形成，这里不作具体限定。本公开实施例可以在形成阵列隔离结构206后，对阵列有源区204进行掺杂形成晶体管，掺杂方式如前述，这里不再赘述。

其中，隔离介质层207的材料可以包括氮化硅，形成方式可以为沉积。

进一步地，对阵列区进行图案化处理，形成位线接触孔209，所得结构如图3E所示。在对阵列区进行图案化处理时，可以首先形成第一掩膜层，其中，在阵列区中，第一掩膜层具有暴露出有源区204中的第一掺杂区D1所在的衬底的图案，在外围电路区中，第一掩膜层完全覆盖外围有源区205和外围隔离结构208，以在进行图案转移时对外围电路区进行保护。其中，形成第一掩膜层的方式可以为沉积，第一掩膜层的材料可以为光刻胶(PR)等。

将第一掩膜层的图案转移至阵列区中的隔离介质层207和部分阵列有源区204中，并去除第一掩膜层，获得位于有源区204表面的位线接触孔209，如图3E所示。结合参照图3C，位线接触孔209的形成位置即第一掺杂区D1的位置，从而使得后续形成的位线结构与第一掺杂区D1连接。

如图3E所示，在阵列区中，阵列隔离结构206将阵列区分立为至少一个阵列有源区204；在外围电路区中，外围隔离结构208将外围电路区分立为至少一个外围有源区205。其中，阵列隔离结构206将阵列有源区204进行绝缘隔离，避免发生漏电或者干扰，外围隔离结构208将外围有源区205进行绝缘隔离，避免发生漏电或者干扰。

也就是说，图3E示出了本公开实施例提供的衬底的结构示意图，在之后的步骤中，所涉及的阵列区主要是指图3E中左图所示的部分，所涉及的外围电路区主要是指图3E中右图所示的部分。而为了便于描述，在后续附图中，仍以阵列区和外围电路区作为图示区分。

S1002：于衬底上方形成器件层，器件层包括形成于阵列区上方的阵列器件层和形成于外围电路区上方的外围器件层。

需要说明的是，器件层为一个整体，为了便于区分和描述，将形成于阵列区上方的器件层记作阵列器件层，将形成于外围电路区上方的器件层记作外围器件层。

在一些实施例中，于衬底上方形成器件层，可以包括：

于衬底上方形成接触层；

于接触层上方形成阻挡层；

于阻挡层上方形成导电层；

于导电层上方形成第一介质层，第一介质层通过一体式连续沉积工艺制备。

需要说明的是，图4为形成器件层后所得的结构示意图。如图4所示，器件层包括依次形成的接触层210、阻挡层211(也称作金属阻挡层)、导电层212和第一介质层213。其中，形成器件层中各层的方式可以包括沉积；接触层210的材料可以包括多晶硅，阻挡层211的材料可以包括氮化钛，导电层212的材料可以包括钨，第一介质层213的材料可以包括氮化硅。在阵列区上方，阵列器件层用于后续形成位线结构，在本公开实施例中，该位线结构可以为多晶硅-阻挡金属-钨-氮化硅结构。

还需要说明的是，位线结构中的氮化硅也称作介质层，在图1A至图1D示出的两步法制备位线结构的过程中，位线结构中的氮化硅的分两次形成的，在两次形成的氮化硅之间残留的SOD会导致位线结构的不稳定，造成变形、倾斜甚至倒塌的问题。而在本公开实施例中，位线结构中的介质层(氮化硅)是一步法制备的，也就是说，在制备外围器件结构的过程中，第一次沉积氮化硅时，直接沉积到最终的位线结构中氮化硅的高度，即这时候的第一介质层213的厚度就满足位线结构中的介质层氮化硅所需的厚度，从而位线结构中的介质层全部由第一介质层213提供，形成一体式第一介质层213，以保证位线结构的稳定性。

也就是说，器件层中的第一介质层213(氮化硅)的高度大于或者等于最终形成的位线结构中的介质层(氮化硅)所需的高度，或者说器件层的高度大于或者等于位线结构的高度，保证位线结构全部由器件层提供，避免位线结构的损坏。

还需要说明的是，即使后续阵列区上方形成有其它结构，也会被去除，从而在最终得到的位线结构中，位线结构中的介质层就是由第一介质层213来提供的，而不会包括其它部分。可见，本公开实施例提供的是一种一步法制备位线结构的方法。由于位线结构中的氮化硅只由第一介质层213提供，形成的是一体式第一介质层213，从而降低了位线结构损坏的风险。

S1003：对外围器件层进行第一图案化处理，形成至少一个外围器件结构。

需要说明的是，在形成器件层之后，首先对外围器件层进行图案化处理，在外围电路区形成外围器件结构，得到外围器件结构之后，再形成位线结构。下面结合图5A至图5I描述外围器件结构的形成。

在一些实施例中，对外围器件层进行第一图案化处理，形成至少一个外围器件结构，可以包括：

于外围器件层上方形成外围掩膜层，且外围掩膜层具有第一图案；

将第一图案转移至外围器件层，并去除外围掩膜层，保留的外围器件层形成外围器件结构。

需要说明的是，在对外围器件层进行第一图案化处理时，首先在外围器件层上方形成外围掩膜层。在一些实施例中，于外围器件层上方形成外围掩膜层，可以包括：

于器件层上方形成初始掩膜层；

于初始掩膜层上方形成第一光刻胶层，且第一光刻胶层具有第一图案；

将第一图案转移至初始掩膜层，保留的初始掩膜层形成外围掩膜层；

去除第一光刻胶层。

图5A为形成初始掩膜层214后所得的结构示意图，如图5A所示，初始掩膜层214形成在第一介质层213的上方。

其中，初始掩膜层214可以包括硬掩膜叠层。例如，在图5A中，初始掩膜层由硬掩膜材料层2141和抗反射层2142组成，硬掩膜材料层2141形成在第一介质层213上方，抗反射层2142形成在硬掩膜材料层2141上方，形成硬掩膜材料层2141和抗反射层2142的方式可以为沉积。其中，硬掩膜材料层2141的材料可以包括氮化硅材料、纯碳材料、多晶硅材料层或金属材料等，抗反射层2142的材料可以包括氮氧化硅(SiON)或者其它含氮化合物。

图5B为形成第一光刻胶层215后所得的结构示意图。如图5B所示，第一光刻胶层215具有外围器件结构图案(即第一图案)，在图5B中，作为示例，第一图案沿第一方向延伸，实际中，第一图案可以是任意形状，这里不作任何限定。其中，第一光刻胶层215覆盖初始掩膜层214中需要保留形成外围掩膜层的部分。将第一光刻胶层215的图案转移至初始掩膜层214中，形成外围掩膜层216，如图5C所示。

其中，转移第一图案的方式可以为：将不位于第一光刻胶层215下方的初始掩膜层214均刻蚀去除，然后将第一光刻胶层215刻蚀去除。

进一步地，在本公开实施例中，第一光刻胶层215可以只形成在外围电路区的上方，而并不形成在阵列区的上方，这样，在将第一图案进行转移的同时，阵列区中的初始掩膜层214可以同时被全部去除。或者，如图5B所示，第一光刻胶层215还将阵列区上方的初始掩膜层214全部覆盖，在进行图案转移得到外围掩膜层216之后，再将阵列区上方的第一光刻胶层215和初始掩膜层214去除。

以外围掩膜层216为掩膜进行图案转移，将第一图案进一步转移至外围器件层中形成外围器件结构217，如图5D中的右图所示。

这里还要说明的是，如图5D所示，在外围器件结构和外围有源区205之间还可以形成有栅氧化层217A(也称为栅介质层)。其中，栅氧化层217A的材料可以为二氧化硅等。形成栅氧化层217A的方式可以为：在形成器件层之前，首先在外围电路区上方形成一层初始栅氧化层，例如沉积一层二氧化硅形成初始栅氧化层，然后外围器件层形成在初始栅氧化层上方，这样，在对外围器件层进行第一图案化处理时，同时将初始栅氧化层图案化为栅氧化层217A。

另外，需要注意的是，在转移第一图案以形成外围器件结构217时，可以采用刻蚀的方式将未被外围掩膜层216覆盖的外围器件层去除，这里，去除部分外围器件层，以暴露出未被外围掩膜层216覆盖的外围电路区的衬底，去除外围掩膜层216，继续刻蚀暴露第一介质层213，刻蚀过程中实时监控第一介质层213的剩余高度，以根据第一介质层213的剩余高度选择刻蚀结束的时间点，以使得外围器件结构217中保留的第一介质层213的厚度小于阵列器件层中的第一介质层213的厚度，便于后续外围器件结构217的栅极接触孔制备。刻蚀的方式可以为干法刻蚀，这时候，为了避免在进行图案转移时阵列器件层被破坏，还可以在阵列器件层上方形成阵列保护层。因此，在一些实施例中，在将第一图案转移至外围器件层之前，该方法还可以包括：

于阵列器件层上方形成阵列保护层，以在将第一图案转移至外围器件层时，保护阵列器件层；

在将第一图案转移至外围器件层之后，该方法还可以包括：

去除阵列保护层。

需要说明的是，如图5C和图5D所示，阵列保护层218形成在阵列器件层上方，在将第一图案转移至外围器件层的过程中，由于阵列保护层218对阵列器件层起保护作用，避免了阵列器件层(主要是阵列器件层中的第一介质层213)被刻蚀破坏，在完成第一图案的转移得到外围器件结构217之后，将阵列保护层218去除。其中，阵列保护层的材料可以包括光刻胶或者其它合适的保护材料，形成阵列保护层218的方式可以为沉积，去除阵列保护层218的方式可以为利用混合硫酸清洗液进行清洗或者刻蚀等方式。

还需要说明的是，如图5D所示，外围器件结构217中的第一介质层213的厚度小于阵列器件层中的第一介质层213的厚度，即阵列器件层的厚度大于外围器件结构的厚度。也就是说，在将第一图案转移至阵列器件层后，在去除外围掩膜层216的同时或者之后，还将保留的第一介质层213去除一定的厚度，从而使得在阵列器件层和外围器件结构之间形成高度差，既满足外围器件结构的高度，又能够保证位线结构是一步形成的。

还需要说明的是，在将阵列保护层218去除时，有可能由于工艺条件等因素的影响，导致阵列保护层218下方的第一介质层213也可能会被少量去除，这时候，只需要保证在阵列区上方第一介质层213的厚度大于外围器件结构中的第一介质层213的厚度即可，从而保证位线结构中的氮化硅全部来自于第一介质层213。

进一步地，在形成外围器件结构之后，还需要进一步进行掺杂和形成保护侧墙，在一些实施例中，在形成至少一个外围器件结构之后，该方法还包括：

对外围有源区进行离子掺杂；

于外围器件结构的侧面形成保护侧墙；

于外围器件结构、保护侧墙和外围电路区的表面形成外围绝缘层；

于外围绝缘层的表面形成旋涂介质层(SOD)，旋涂介质层的顶面与外围绝缘层的顶面平齐；

于外围绝缘层和旋涂介质层上方形成外围介质层。

需要说明的是，如图5D所示，外围器件结构217形成在外围有源区205的上方。在得到外围器件结构之后，首先对外围有源区205进行离子掺杂，以形成外围电路区中晶体管的源极和漏极，其中，掺杂的区域可以分别为外围器件结构两侧的外围有源区205中。

然后在外围器件结构的侧面形成保护侧墙。如图5E所示，保护侧墙由栅极间隔层219和侧壁220组成，其中，形成栅极间隔层219和侧壁220的方式可以均为沉积，栅极间隔层219的材料可以包括氮化硅，硅氧化物、硅氮化物和/或硅氮氧化物等，侧壁220的材料可以包括二氧化硅、氧化硅等。具体来说，在形成栅极间隔层219时，可以先沉积形成初始栅极间隔层，这时候，初始栅极间隔层可能将外围有源区205、外围隔离结构和外围器件结构217全部覆盖，然后对初始栅极间隔层进行刻蚀处理，只保留位于外围器件结构217侧面的部分形成栅极间隔层219。侧壁220的制备同理，这里不再赘述。

在保护侧墙的表面和外围器件结构的表面、以及外围电路区的被暴露的外围有源区205和外围隔离结构的表面形成外围绝缘层。需要说明的是，形成外围绝缘层的方式可以为沉积形成，外围绝缘层的材料可以包括氮化硅。在形成外围绝缘层的同时，在阵列器件层的表面也会同时形成一层氮化硅。因此，在一些实施例中，于外围器件结构、所述保护侧墙和外围电路区的表面形成外围绝缘层，可以包括：

于外围器件结构、保护侧墙、外围电路区和阵列器件层的表面形成初始绝缘层；

其中，初始绝缘层包括外围绝缘层和阵列绝缘层，外围绝缘层形成在外围器件结构、保护侧墙和外围电路区的表面，阵列绝缘层形成在阵列器件层的表面。

需要说明的是，图5E为形成初始绝缘层221后所得的结构示意图。如图5E所示，将形成在外围电路区上方的初始绝缘层221称作外围绝缘层，将形成在阵列区上方的初始绝缘层221称作阵列绝缘层。形成初始绝缘层221的方式可以为沉积，初始绝缘层221的材料可以包括氮化硅。

接下来需要在外围绝缘层的表面形成旋涂介质层SOD，并且旋涂介质层的顶面可以是与外围绝缘层的顶面平齐的。在一些实施例中，于外围绝缘层的表面形成旋涂介质层，可以包括：

于初始绝缘层的表面形成初始旋涂介质层；

去除位于阵列器件层上方的初始旋涂介质层和部分位于外围绝缘层的顶面所在平面上方的初始旋涂介质层，外围绝缘层上方的剩余初始旋涂介质层表面与外围器件结构的第一介质层表面齐平。

需要说明的是，图5F为形成初始旋涂介质层222(SOD)后所得的结构示意图。如图5F所示，初始旋涂介质层222完全覆盖初始绝缘层221和外围器件结构。其中，初始旋涂介质层222的材料可以包括二氧化硅等，形成初始旋涂介质层222的方式可以为旋涂，通过初始旋涂介质层222以填充外围电路区和阵列区的部分沟槽结构，在后续位线结构的制备过程中，对其他区域进行保护。

然后需要将外围器件结构的顶面平面上方的初始旋涂介质层222均去除，只保留外围器件结构的顶面平面下方的初始旋涂介质层222，形成旋涂介质层223，所得结构如图5G所示，另外，在这一步骤中，保留形成的旋涂介质层222可以与外围器件结构中的的第一介质层213的表面齐平，即在图5G中，还可以进一步将外围器件结构中的第一介质层213的顶面平面上方的初始绝缘层221和初始旋涂介质层222去除。由于阵列器件层的厚度大于外围器件结构，因此，阵列区上方的初始旋涂介质层222是被完全去除的，这样能够保证在阵列区上方不会存在SOD残留，同时确保外围电路区表面平整。其中，去除初始旋涂介质层222的方式可以为刻蚀。

其中，在形成旋涂介质层222时，由于加厚了第一介质层213的氮化硅(相较于图1A中的氮化硅层110)，从而在暴露出初始绝缘层221后，可以继续设定刻蚀时间，保证阵列区上方的SOD全部去除，并且保证外围器件结构的高度。

对于外围电路区而言，在形成旋涂介质层223之后，还需要再形成外围介质层。形成外围介质层的方式可以为沉积，外围介质层的材料可以包括氮化硅。可以理解，在形成外围介质层的同时，氮化硅也会沉积在阵列区的上方。因此，在一些实施例中，于外围绝缘层和旋涂介质层上方形成外围介质层，可以包括：

于初始绝缘层和旋涂介质层上方形成第二介质层；

去除位于阵列器件层上方的第二介质层和初始绝缘层，保留位于外围绝缘层和旋涂介质层上方的第二介质层形成外围介质层，使外围介质层的顶面和阵列器件层的顶面平齐。

需要说明的是，图5H为形成第二介质层224后所得的结构示意图。如图5H所示，将形成在外围电路区上方的第二介质层224记作外围介质层，将形成在阵列区上方的第二介质层224记作阵列介质层。其中，形成第二介质层224的方式可以为沉积，第二介质层224的材料可以包括氮化硅。也就是说，第一介质层213、初始绝缘层221和第二介质层224的材料可以是相同的。

由于本公开实施例是一步法制备位线结构，位线结构中的氮化硅是一体化形成的，那么在阵列区的上方，初始绝缘层221(阵列绝缘层)和第二介质层224(阵列介质层)都是不需要的，因此，本公开实施例可以通过化学机械研磨(CMP)的方式(或者其它方式)去除位于阵列器件层上方的第二介质层和阵列绝缘层，得到如图5I所示的结构。这样，一方面将阵列区上方的初始绝缘层221和第二介质层224去除，保证在阵列区上方只保留有阵列器件层，另一方面保证阵列区部分和外围电路区部分的顶面是平齐的，便于后续图案化阵列器件层。这时候，在阵列区上方，用于形成位线结构中介质层的氮化硅均来自于第一介质层213，虽然在制备过程中，有其它结构形成在阵列器件层上方，但是均已经被去除。另外，即使初始绝缘层221和第二介质层224没有被完全去除，但是由于这两者的材料和第一介质层213是相同的，而且在图5F至图5G对应的步骤中，阵列区上方的初始旋涂介质层222是被完全去除的，从而在氮化硅之间不会存在残留的SOD，仍然能够用于形成位线结构的介质层。

这里，可选时间作为CMP的结束时间点，由于加厚了第一介质层213的氮化硅，从而可以设定研磨时间，研磨一部分第一介质层213，在保证外围器件结构高度的同时保证阵列区和外围器件区的高度相同。

S1004：对阵列器件层进行第二图案化处理，形成至少一个位线结构。

需要说明的是，经过前述图5A至图5I对应的步骤，外围电路区部分的处理已经完成。如图5I所示，这时候，相较于图4，阵列区上方仍然只形成有阵列器件层，可以理解，在加工过程中，有可能由于工艺的影响导致图5I中阵列器件层中的第一介质层213的厚度略小于图4中的阵列器件层213的厚度。

在一些实施例中，对阵列器件层进行第二图案化处理，形成至少一个位线结构，可以包括：

于阵列器件层上方形成阵列掩膜层，阵列掩膜层具有沿第一方向延伸的第二图案；

将第二图案转移至阵列器件层，并去除阵列掩膜层，保留的阵列器件层形成至少一个位线结构。

需要说明的是，在形成位线结构时，需要对阵列器件层进行第二图案化处理，将第二器件层处理为多个位线结构。这时候，需要首先在阵列器件层上方形成具有第二图案的阵列掩膜层，其中，第二图案沿第一方向延伸，第一方向可以参考前述的图3C所示。

还需要说明的是，为了提高图案的形状规则，保证将第二图案进行转移后得到的位线结构是规则整齐的，阵列掩膜层也采用硬掩膜叠层。因此，在一些实施例中，于阵列器件层上方形成阵列掩膜层，可以包括：

于阵列器件层上方形成初始阵列掩膜层，初始阵列掩膜层包括依次形成的第一硬掩模层、第二硬掩膜层、第三硬掩膜层和第四硬掩膜层；

于初始阵列掩膜层上方形成第二光刻胶层，第二光刻胶层具有沿第一方向延伸的第二图案；

将第二图案转移至初始阵列掩膜层，形成阵列掩膜层；

去除第二光刻胶层。

需要说明的是，图6A为形成初始阵列掩膜层225后所得的结构示意图。如图6A所示，初始阵列掩膜层225可以包括四层硬掩膜结构，其中，第一硬掩模层2251形成在阵列器件层上方，第二硬掩膜层2252形成在第一硬掩膜层2251上方，第三硬掩膜层2253形成在第二硬掩膜层2252上方，第四硬掩膜层2254形成在第三硬掩膜层2253上方。第一/第二/第三/第四硬掩膜层的形成方式可以均为沉积，第一硬掩膜层2251的材料可以包括非晶碳(ACL)，第二硬掩膜层2252和第四硬掩膜层2254的材料可以与前述的抗反射层2142相同，例如包括SiON，第三硬掩膜层2253的材料可以与前述的硬掩膜材料层2141相同。

还需要说明的是，在阵列器件层上方形成初始阵列掩膜层225时，第一/第二/第三/第四硬掩膜层还可以同时形成在外围电路区中第二介质层224的上方。由于第二图案化处理只是针对阵列区进行的，这时候，外围电路区上方的第一/第二/第三/第四硬掩膜层可以作为外围保护层，用于在进行第二图案化处理时，保护外围电路区中的结构不被破坏。也就是说，在一些实施例中，在于阵列器件层上方形成阵列掩膜层时，该方法还可以包括：

于外围介质层上方形成外围保护层，以在将第二图案转移至阵列器件层时，保护外围介质层。

图6B为形成第二光刻胶层226后所得的结构示意图。如图6B所示，在阵列区上方，第二光刻胶层226具有沿第一方向延伸的第二图案，第一方向参照前述图3C所示；在外围电路区上方，第二光刻胶层226完全覆盖第四硬掩膜层2254。

将第二光刻胶层226具有的第二图案转移至初始阵列掩膜层，得到阵列掩膜层227，并去除第二光刻胶层226，所得结构如图6C所示。其中，转移第二图案的方式可以为：将不位于第二光刻胶层226下方的初始阵列掩膜层刻蚀去除，保留位于第二光刻胶层226下方的初始阵列掩膜层形成阵列掩膜层227。

最后以阵列掩膜层227为掩膜，进一步将第二图案转移至阵列器件层中，从而将阵列器件层处理为多个位线结构，并去除阵列掩膜层227和外围电路区上方的第一/第二/第三/第四硬掩膜层，所得结构如图6D所示，其中，位线结构用BL表示。至此，就得到了本制备方法所制备的最终的半导体结构。

需要说明的是，其中，将第二图案转移至阵列器件层的方式可以为：将不位于阵列掩膜层227下方的阵列器件层刻蚀去除，保留位于阵列掩膜层227下方的阵列器件层，形成多个位线结构。如图6D所示，在将第二图案转移至阵列器件层时，被第二图案暴露的位于阵列区部分的隔离介质层207也会同时被去除。

由于阵列掩膜层227为硬掩膜叠层，从而保障了位线结构的图形规则性。

还需要说明的是，至少一个位线结构也是沿第一方向延伸的，更具体的，每一个位线结构均与沿第一方向排列的若干个有源区中的第一掺杂区连接。也就是说，沿第一方向，一个位线结构同时连接多个有源区中的第一掺杂区，具体是通过接触层210连接的。

这样，在本公开实施例中，在形成位线结构时，是通过一步法制备的，在形成第一介质层时，就直接使得第一介质层的厚度达到位线结构中的介质层所需的厚度，从而位线结构中的介质层均来自于第一介质层，是一体化的介质层，而且不存在SOD残留，使得到的位线结构稳定，不易倾斜变形倒塌。

进一步地，在一些实施例中，外围电路区环绕阵列区设置。

需要说明的是，外围电路区可以是环绕阵列区设置的，从而外围阵列区可以更好地控制阵列区中的存储单元。

还需要说明的是，本公开实施例中所涉及的沉积可以包括CVD、PVD以及ALD等沉积方式，具体可以结合工艺条件和材料特性进行选择，这里不作具体限定。

简言之，本公开实施例为了有效避免因两步法制备位线结构时，湿法刻蚀清洗(WET clean)的化学物质(chemical)对位线结构造成的损坏(damage)，采用一步法制备位线结构中的氮化硅(Nitride)，使得位线结构中的氮化硅是一体化制备的，可杜绝因两次形成的氮化硅之间存在SOD而造成的位线结构中存在弱点(weak point)的风险(risk)。

也就是说，本公开实施例解决的问题主要为：由于沉积的外围电路区的多晶硅栅极氮化硅和沉积的位线结构氮化硅之间存在SOD薄膜残留，在后续WET工艺中由于SOD能够被WET中的化学物质去除，会造成位线结构变形、倾斜甚至倒塌。为了解决这个问题，本公开实施例将沉积外围电路区的多晶硅栅极时得到的氮化硅(第一介质层)直接作为位线结构中的氮化硅，取代目前由两步得到的氮化硅共同组成位线结构中的氮化硅的方式。

如图5C所示，对阵列区进行PR(阵列保护层218)覆盖，避免后续外围电路区刻蚀氮化硅时对阵列区的氮化硅造成损坏；如图5D所示，对外围电路区的氮化硅进行刻蚀时，可选择时间作为刻蚀结束点；如图5E所示，移除阵列区的PR(阵列保护层218)时，可用SPM进行清洗；如图5G所示，刻蚀SOD(初始旋涂介质层)时，可选择时间作为刻蚀结束点；如图5I所示，采用CMP的方式将阵列区和外围电路区的氮化硅保持在同一高度；如图6D所示，在进行位线结构刻蚀时，位线结构中的氮化硅是一步形成的第一介质层，可避免氮化硅中存在SOD或其他weak point。

本公开实施例提供了一种半导体结构的制备方法，该方法包括：提供衬底；衬底包括阵列区和外围电路区；于衬底上方形成器件层，器件层包括形成于阵列区上方的阵列器件层和形成于外围电路区上方的外围器件层；对外围器件层进行第一图案化处理，形成至少一个外围器件结构；对阵列器件层进行第二图案化处理，形成至少一个位线结构。这样，本公开实施例首先在衬底上方同时形成外围器件层和阵列器件层，然后先将外围器件层处理为外围器件结构，再将阵列器件层处理为位线结构，从而位线结构是通过图案化阵列器件层一步制备得到的，使得位线结构稳定，避免位线结构损坏。

本公开的另一实施例中，还提供了一种半导体结构，该半导体结构可以根据前述实施例所述的方法进行制备。

在本公开实施例中，具体可以参见图6D，其示出了前述方法所制备出的半导体结构的组成示意图，如图6D所示，该半导体结构可以包括：

衬底，衬底包括阵列区和外围电路区；

外围器件结构，外围器件结构位于外围电路区；

位线结构BL，位线结构BL位于阵列区，位线结构BL包括一体式第一介质层213。

需要说明的是，该半导体结构可以是根据前述的方法制备得到的，对于本公开实施例未披露的细节，请参照前述实施例的描述而理解。

在该半导体结构中，由于位线结构的稳定性好，降低了位线变形、倾斜甚至倒塌的损坏风险，从而有效提升了半导体结构的性能。

本公开的再一实施例中，参见图7，其示出了本公开实施例提供的一种半导体存储器的组成结构示意图，如图7所示，该半导体存储器70可以包括前述实施例中任一项所述的半导体结构。

在一些实施例中，该半导体存储器70可以包括DRAM。

在本公开实施例中，对于DRAM来说，不仅可以符合DDR、DDR2、DDR3、DDR4、DDR5、DDR6等内存规格，还可以符合LPDDR、LPDDR2、LPDDR3、LPDDR4、LPDDR5、LPDDR6等内存规格，这里不作任何限定。

对于该半导体存储器70而言，由于其中位线结构的损坏风险降低，从而能够避免存储的结构损坏和电性失效，进而有效提升了该半导体存储器的性能。

以上所述，仅为本公开的示例实施例，并非用于限定本公开的保护范围。

需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。

本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，所述方法包括：

提供衬底；所述衬底包括阵列区和外围电路区；

于所述衬底上方形成器件层，所述器件层包括形成于所述阵列区上方的阵列器件层和形成于所述外围电路区上方的外围器件层；

对所述外围器件层进行第一图案化处理，形成至少一个外围器件结构；

对所述阵列器件层进行第二图案化处理，形成至少一个位线结构。

2.根据权利要求1所述的方法，其特征在于，所述于所述衬底上方形成器件层，包括：

于所述衬底上方形成接触层；

于所述接触层上方形成阻挡层；

于所述阻挡层上方形成导电层；

于所述导电层上方形成第一介质层，所述第一介质层通过一体式连续沉积工艺制备。

3.根据权利要求2所述的方法，其特征在于，所述对所述外围器件层进行第一图案化处理，形成至少一个外围器件结构，包括：

于所述外围器件层上方形成外围掩膜层，且所述外围掩膜层具有第一图案；

将所述第一图案转移至所述外围器件层，保留的所述外围器件层形成所述外围器件结构；

去除所述外围掩膜层。

4.根据权利要求3所述的方法，其特征在于，在所述将所述第一图案转移至所述外围器件层之前，所述方法还包括：

于所述阵列器件层上方形成阵列保护层，以在将所述第一图案转移至所述外围器件层时，保护所述阵列器件层；

在所述将所述第一图案转移至所述外围器件层之后，所述方法还包括：

去除所述阵列保护层。

5.根据权利要求3所述的方法，其特征在于，所述外围器件结构中的所述第一介质层的厚度小于所述阵列器件层中的所述第一介质层的厚度。

6.根据权利要求3所述的方法，其特征在于，所述外围电路区包括外围隔离结构和被外围隔离结构分立的至少一个外围有源区，所述外围器件结构形成在所述外围有源区上方；在所述形成至少一个外围器件结构之后，所述方法还包括：

对所述外围有源区进行离子掺杂；

于所述外围器件结构的侧面形成保护侧墙；

于所述外围器件结构、所述保护侧墙和所述外围电路区的表面形成外围绝缘层；

于所述外围绝缘层的表面形成旋涂介质层，所述旋涂介质层的顶面与所述外围绝缘层的顶面平齐；

于所述外围绝缘层和所述旋涂介质层的上方形成外围介质层。

7.根据权利要求6所述的方法，其特征在于，所述于所述外围器件结构、所述保护侧墙和所述外围电路区的表面形成外围绝缘层，包括：

于所述外围器件结构、所述保护侧墙、所述外围电路区和所述阵列器件层的表面形成初始绝缘层；

其中，所述初始绝缘层包括外围绝缘层和阵列绝缘层，所述外围绝缘层形成在所述外围器件结构、所述保护侧墙和所述外围电路区的表面，所述阵列绝缘层形成在所述阵列器件层的表面。

8.根据权利要求7所述的方法，其特征在于，所述于所述外围绝缘层的表面形成旋涂介质层，包括：

于所述初始绝缘层的表面形成初始旋涂介质层；

去除位于所述阵列器件层上方的所述初始旋涂介质层和部分位于所述外围绝缘层的顶面所在平面上方的所述初始旋涂介质层，所述外围绝缘层上方的剩余所述初始旋涂介质层表面与所述外围器件结构的第一介质层表面齐平。

9.根据权利要求8所述的方法，其特征在于，所述于所述外围绝缘层和所述旋涂介质层的上方形成外围介质层，包括：

于所述初始绝缘层和所述旋涂介质层上方形成第二介质层；

去除位于所述阵列器件层上方的所述第二介质层和所述阵列绝缘层，保留位于所述外围绝缘层和所述旋涂介质层上方的所述第二介质层形成所述外围介质层，使所述外围介质层的顶面和所述阵列器件层的顶面平齐。

10.根据权利要求9所述的方法，其特征在于，所述对所述阵列器件层进行第二图案化处理，形成至少一个位线结构，包括：

于所述阵列器件层上方形成阵列掩膜层，所述阵列掩膜层具有沿第一方向延伸的第二图案；

将所述第二图案转移至所述阵列器件层，并去除所述阵列掩膜层，保留的所述阵列器件层形成所述至少一个位线结构。

11.根据权利要求10所述的方法，其特征在于，在所述于所述阵列器件层上方形成阵列掩膜层时，所述方法还包括：

于所述外围介质层上方形成外围保护层，以在将所述第二图案转移至所述阵列器件层时，保护所述外围介质层。

12.根据权利要求10所述的方法，其特征在于，所述阵列区包括阵列隔离结构和被阵列隔离结构分立的至少一个阵列有源区；所述阵列有源区包括第一掺杂区、位于所述第一掺杂区两侧的字线结构和位于所述字线结构另一侧的第二掺杂区，所述字线结构沿第二方向延伸；

所述至少一个位线结构均沿第一方向延伸，且与沿所述第一方向排列的若干个所述第一掺杂区连接。

13.根据权利要求12所述的方法，其特征在于，所述提供衬底，包括：

提供初始衬底；

于所述初始衬底中形成所述阵列隔离结构和所述外围隔离结构，以在所述初始衬底中形成所述至少一个阵列有源区和所述至少一个外围有源区。

14.根据权利要求1至13任一项所述的方法，其特征在于，所述器件层的高度大于或者等于所述位线结构的高度。

15.一种半导体结构，其特征在于，所述半导体结构包括：

衬底，所述衬底包括阵列区和外围电路区；

外围器件结构，所述外围器件结构位于所述外围电路区；

位线结构，所述位线结构位于所述阵列区，所述位线结构包括一体式第一介质层。

16.一种半导体存储器，所述半导体存储器包括如权利要求15所述的半导体结构。