JP3230663B2 - 円筒型スタック電極の製造方法 - Google Patents

円筒型スタック電極の製造方法

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JP3230663B2 JP08185898A JP8185898A JP3230663B2 JP 3230663 B2 JP3230663 B2 JP 3230663B2 JP 08185898 A JP08185898 A JP 08185898A JP 8185898 A JP8185898 A JP 8185898A JP 3230663 B2 JP3230663 B2 JP 3230663B2
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    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/97—Specified etch stop material

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
円筒型スタック電極の製造方法に関するものである。
【０００２】
【従来の技術】１トランジスタ−１キャパシタで一つの
メモリセルが構成されるＤＲＡＭは、メモリセルの縮小
により高集積化が図られてきた。メモリセル面積の縮小
に伴って、キャパシタの占有面積が減少し、ソフトエラ
ー耐性から必要とされる蓄積電荷量（２５ｆＦ）を確保
するのが困難になってきている。現在では積層型（スタ
ック型）と呼ばれる蓄積電極が広く一般に用いられてお
り、さらにこの蓄積電極表面に微細な半球状のシリコン
結晶粒、すなわちＨＳＧ−Ｓｉ（Ｈｅｍｉｓｐｈｅｒｉ
ｃａｌ Ｇｒａｉｎｅｄ−Ｓｉ）を形成して電極の実行
面積を増大させる方法も用いられるようになってきた。
またＨＳＧ−Ｓｉ以外にも３次元的な円筒型構造を有す
るスタックトキャパシタが用いられ高集積化に対応して
きた。更に、２５６ＭＤＲＡＭの世代ともなると、単純
円筒型またはＨＳＧスタックトキャパシタで確保できる
蓄積電荷量は１８ｆＦからと計算される。従って、２５
６ＭＤＲＡＭ以降においてはＳｉ3Ｎ4の代わりにＴａ2
Ｏ3等の高誘電体膜を用いるか、円筒型とＨＳＧを組み
合わせた構造を用いる必要がある。将来的に高誘電体膜
は用いることになるだろうが、現段階では未だ開発段階
であり、デバイスに用いるのは困難である。故に、実績
のある円筒型＋ＨＳＧ構造が２５６ＭＤＲＡＭ用のスタ
ックトキャパシタ構造としては非常に有望である。
【０００３】単なる円筒型スタック電極の場合でも、こ
れからのデバイスでは側壁部は薄く、また電極間も狭く
なる。従って、形成後の洗浄等ウエット工程での倒れが
問題になる。しかもＨＳＧ化と組み合わせる場合、ＨＳ
Ｇの形成にはシリコン膜表面のマイグレーションを利用
するため、側壁部が更に薄くなることから、倒れの問題
は更に大きくなり、いかにして形成時に機械的強度を高
めるかが重要になってくる。
【０００４】ここで、これまでの円筒型スタック電極の
製造方法の問題点について説明する。第１の従来技術を
図２の半導体装置の工程順断面図を用いて説明する。
【０００５】まず、Ｐ型シリコン基板２０１の表面の素
子分離領域にフィールド酸化膜２０２を形成し、フィー
ルド酸化膜で覆われていないシリコン基板上にゲート酸
化膜２０３を形成する。ゲート酸化膜２０３上及びフィ
ールド酸化膜上に、ワード線を兼ねるゲート電極２０４
を形成した後、イオン注入法等により、ソース・ドレイ
ン領域となるＮ型拡散層２０５・２０６を形成する。次
にＣＶＤ法により酸化シリコン系の絶縁膜２０７を堆積
した後、ビット線２０８を形成する。その上に層間絶縁
膜２０７ａを堆積した後、フォトレジスト（図示せず）
をマスクにしてＮ型拡散層２０５を露出させるコンタク
トホール２０９を開孔する（図２（ａ））。
【０００６】次に、リンドープシリコン膜２１０を１５
０ｎｍ程度成長し、コンタクトホール２０９を埋め込
む。更に、酸化シリコン膜ＮＳＧ２１１を７００ｎｍ程
度成長させた後、フォトレジスト（図示せず）をマスク
としてホール２１２を開孔する（図２（ｂ））。
【０００７】次に、リンドープシリコン膜２１３を１０
０ｎｍ程度成長し、更にフォトレジスト２１４を用いて
円筒型スタック電極の側壁部を形成するための空隙部を
残してホール２１２を埋め込んだ後、再度リンドープシ
リコン膜２１３を成膜し、ドライエッチバックにより図
２（ｃ）の様にリンドープシリコン膜２１３を露出させ
る。
【０００８】次に、リンドープシリコン膜２１３をドラ
イエッチバックしてシリコン酸化膜ＮＳＧ２１１を露出
させる。その後、ＨＦ系の薬液を用いてシリコン酸化膜
２１１を除去する（図２（ｄ））。
【０００９】次に、円筒型スタック電極２１５の直下を
除くリンドープシリコン膜２１０をドライエッチバック
により除去した後にフォトレジスト２１４を剥離し、円
筒形スタック電極２１５が完成する（図２（ｅ））。
【００１０】更に第２の従来技術による方法について、
図３の半導体装置の工程順断面図を用いて説明を行う。
尚、図中の符号３０１〜３０８は、前記図２の符号２０
１〜２０８と同じであり、ここでは説明を省略する。
【００１１】上述と同様に層間絶縁膜３０７ａ堆積後に
コンタクトホールを開孔した後、シリコン膜３０９を１
μｍ程度成長する。この時、シリコン膜３０９は、まず
リンドープシリコン膜３０９ａを１５０ｎｍ積んだとこ
ろにＯ2リーク層を、そしてさらにリンドープシリコン
膜３０９ｂを４９０ｎｍ積んだところに２つ目のＯ2リ
ーク層を、そしてその上にノンドープシリコン膜３０９
ｃを４３０ｎｍ積んだものである。ここで、シリコン膜
３０９ａ〜３０９ｃは連続的に炉内で成長されたもので
あることを特徴とする（図３（ａ））。
【００１２】次に、フォトレジスト（図示せず）をマス
クとしてリンドープシリコン膜３０９のノンドープシリ
コン膜３０９ｃのみをエッチングする。この時のストッ
パ層がＯ2リーク層である。更にシリコン酸化膜３１０
を２５０ｎｍ程度成長した後にドライエッチバックを行
い、ノンドープシリコン膜３０９ｃの側壁部のみにシリ
コン酸化膜３１０を残す（図３（ｂ））。
【００１３】次に、シリコン酸化膜３１０をマスクとし
てリンドープシリコン膜３０９のドライエッチングを行
う。この時、円筒型スタック電極の底部はＯ2リーク層
をストッパとしているため層間絶縁膜まで達するという
ことはない（図３（ｃ））。
【００１４】次に、ＨＦ系の薬液を用いてシリコン酸化
膜３１０を除去し、円筒型スタック電極３１１の作成が
完了する（図３（ｄ））。
【００１５】上記２つの従来技術にて形成した円筒形ス
タック電極２１５及び３１１をＨＳＧ化し、ＨＳＧ＋円
筒型スタック電極２１６及び３１２を形成した場合、ま
ず第２の従来技術では、図３（ｅ）の様に上部のみしか
ＨＳＧ化されない。これはリンドープシリコン膜は成膜
レートが数ｎｍ／ｍｉｎと低いために成膜自体の時間が
長く、そのために成膜中に徐々に結晶化が起こってしま
うからである。しかも、成膜に時間がかかりすぎるとい
う欠点がある。また、ドライエッチングの際のストッパ
がシリコン膜中のＯ2リーク層であり、エッチレートの
ばらつき等を考えれば再現性に問題があるし、最終的な
マスクに用いたシリコン酸化膜３１０の除去の際に層間
絶縁膜３０７ａが削れてしまう。
【００１６】また第１の従来技術では、コンタクトホー
ル２０９を埋め込むのに最低でも１５０ｎｍ程度のリン
ドープシリコン膜２１０を成長する必要があり、最終的
にドライエッチバックによって除去する際に時間が長い
ために側壁部が細ってしまい機械的強度が劣る。また、
円筒型の底部を保護するためにレジストを用いている
が、はじめのコンタクトホール２０９を埋め込む際に形
成したシリコン膜２１０に加えて側壁部形成時にもシリ
コン膜２１３を成長しているため、底部の膜が厚くスタ
ックトキャパシタ自身の高さの割に内側での容量がかせ
げないという問題点が存在する。
【００１７】
【発明が解決しようとする課題】本発明では、側壁部の
細りをなくすことで機械的強度及び十分な蓄電電荷量Ｃ
ｓを確保し、ＨＳＧ化にも支障をきたさないような円筒
型スタック電極の形成方法を提供する。
【００１８】
【課題を解決するための手段】本発明者は、上記課題を
解決するべく鋭意検討した結果、以下の本発明に到達し
た。すなわち本発明は、半導体基板上の層間絶縁膜を介
して、シリコン膜を形成する工程、該シリコン膜上に第
１の絶縁膜を形成する工程、該第１の絶縁膜及び前記シ
リコン膜をエッチングして前記シリコン膜下の前記層間
絶縁膜の表面を露出させる第１のホールを開孔する工
程、前記第１のホールよりも広い幅で前記第１の絶縁膜
に第２のホールを開孔すると共に、前記シリコン膜をマ
スクとして前記層間絶縁膜にコンタクトホールを開孔す
る工程、前記コンタクトホールを埋め、且つ円筒型スタ
ック電極形状にアモルファスシリコン膜を形成する工
程、前記アモルファスシリコン膜上に第２の絶縁膜を形
成し前記第２のホールを埋め込む工程、前記第２の絶縁
膜及び前記アモルファスシリコン膜を平坦化する工程、
前記第１及び第２の絶縁膜を除去する工程、及び前記円
筒型スタック電極下を除く部分の前記層間絶縁膜上に形
成された前記シリコン膜を除去する工程とを有し、前記
層間絶縁膜上に形成される前記シリコン膜が前記円筒型
スタック電極となる前記アモルファスシリコン膜の膜厚
の１／３以下であることを特徴とする円筒型スタック電
極の製造方法である。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の製
造方法を詳細に説明する。図１は、本発明の一実施形態
になる半導体装置の製造方法の工程断面図である。
【００２０】まず、図１（ａ）の半導体装置の構成につ
いて説明する。シリコン基板１０１上にフィールド酸化
膜１０２、ゲート酸化膜１０３、ゲート電極１０４、Ｎ
型拡散層１０５及び１０６、シリコン酸化膜からなる層
間絶縁膜１０７及び１０７ａ、ビット線１０８を形成
し、アモルファスシリコン膜１０９及びシリコン酸化膜
１１０を成膜し、コンタクトを開孔する。
【００２１】図１（ｂ）以降に円筒型スタック電極の形
成ステップを図示した。図１（ｂ）に示すようにアモル
ファスシリコン膜１０９は酸化膜プラズマエッチ時のエ
ッチングストッパとして働き、さらに図１（ｃ）に示す
ようにシリコン酸化膜１１０及び１１６のウエットエッ
チング時の層間絶縁膜のバリア層としても働く。このア
モルファスシリコン膜１０９の厚さを円筒型スタック電
極のシリコン膜厚の１／３以下とすることで、その後の
ポリシリプラズマエッチ後に円筒形スタック電極１１５
の底部を十分に残すことが可能であり、またそのエッチ
ング時間も短いために機械的強度も高くすることができ
るという特徴を持っている。
【００２２】本発明では、層間絶縁膜１０７ａ上のアモ
ルファスシリコン膜１０９が、図１（ｂ）に示したコン
タクトホール１１４開孔時及び図１（ｄ）に示したシリ
コン酸化膜１１０除去時のストッパ膜として用いられ、
最終的にこのアモルファスシリコン膜１０９は、図１
（ｅ）に示す様にドライエッチバック法によって取り除
かれる。この時、シリコン酸化膜１１０とエッチング選
択比が高いアモルファスシリコン膜１０９をストッパ膜
に用いることによって、その膜厚を極薄くすることが可
能となり、その結果として円筒部のシリコン膜の削れ量
を最小限に抑えることできる。
【００２３】
【実施例】次に、本発明の実施例について具体例を挙げ
て説明する。
【００２４】実施例１ 図１は本発明の半導体装置の製造方法を説明するための
工程順断面図である。
【００２５】まず、Ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、フィー
ルド酸化膜１０２で覆われていないシリコン基板上にゲ
ート酸化膜１０３を形成する。ゲート酸化膜１０３上及
びフィールド酸化膜１０２上に、ワード線を兼ねるゲー
ト電極１０４を形成した後、イオン注入法等により、ソ
ース・ドレイン領域となるＮ型拡散層１０５・１０６を
形成する。次にＣＶＤ法により酸化シリコン系の絶縁膜
１０７を堆積した後、ビット線１０８を形成する。その
上に層間絶縁膜１０７ａを堆積した後、シリコン膜１０
９を３０ｎｍ程度堆積する。この時のシリコン膜１０９
はアモルファスシリコン、ポリシリコン、リンドープポ
リシリコン及びリンドープアモルファスシリコンいずれ
も使用可能であるが、膜厚の制御という点で考えれば、
成膜速度の低いリンドープアモルファスシリコンが最も
ふさわしい。ここで用いるシリコン膜１０９は後に行う
第２のホール１１３開孔時及びシリコン酸化膜１１０及
び１１６除去時のストッパとして用いるが、その膜厚は
コンタクトホール１１４開孔時の条件によってのみ決定
されると考えてよい。層間絶縁膜１０７・１０７ａと後
述するシリコン酸化膜１１０の膜厚はほぼ等しいので、
エッチング時間は大きく変わらない。従って、オーバー
エッチ分の時間さえ耐えうる膜厚をつけておけば最低限
問題はない。次に行う第１のホール１１１開孔時に削る
層間絶縁膜量を調節すればその膜厚はさらに減らす（例
えば１０ｎｍ程度）ことも可能である。更にその上にシ
リコン酸化膜系の絶縁膜例えばＮＳＧ１１０を７００ｎ
ｍ程度堆積する。その後、フォトレジスト（図示せず）
をマスクにしてリンドープアモルファスシリコン膜１０
９の下部である層間絶縁膜１０７ａの表面を露出させる
ホール１１１を開孔する（図１（ａ））。
【００２６】次に、フォトレジスト１１２をマスクにし
てシリコン酸化膜ＮＳＧ１１０のエッチングを行い第２
のホール１１３を開孔する。同時にシリコン酸化膜ＮＳ
Ｇ１１０及びアモルファスシリコン膜１０９をマスクと
してコンタクトホール１１４を形成する。この時、リン
ドープアモルファスシリコン膜１０９は、シリコン酸化
膜ＮＳＧ１１０のエッチングストッパ層として働く。し
かし、リンドープアモルファスシリコン膜１０９は、エ
ッチング時に層間絶縁膜１０７ａさえ削られなければ、
すべてエッチングされてしまっても問題はない（図１
（ｂ））。
【００２７】次に、円筒型スタック電極１１５の底部及
び側壁部となるリンドープアモルファスシリコン膜をコ
ンタクトホール１１４を埋め込みながら形成し、更にシ
リコン膜１０９上に１００ｎｍ程度成長後、更にシリコ
ン酸化膜、例えば、Ｐ−ＳｉＯ2１１６を円筒型スタッ
ク電極１１５の側壁部を形成する空隙部を残して５００
ｎｍ以上成長させ、第２のホール１１３を埋め込む。シ
リコン酸化膜ＮＳＧ１１０とＰ−ＳｉＯ2１１６とで規
定された空隙部に更にリンドープアモルファスシリコン
膜をＰ−ＳｉＯ2１１６の高さ程度まで成長させる。次
にドライエッチバック法により、シリコン酸膜Ｐ−Ｓｉ
Ｏ2１１６及びリンドープアモルファスシリコン膜１１
５を平坦化し、リンドープアモルファスシリコン膜１１
５表面を露出させる（図１（ｃ））。
【００２８】次に、ＨＦ系の薬液または雰囲気によりシ
リコン酸化膜ＮＳＧ１１０及びＰ−ＳｉＯ2１１６を除
去する。この時、リンドープアモルファスシリコン膜１
０９は、シリコン酸化膜ＮＳＧ１１０及びＰ−ＳｉＯ2
１１６に対して選択比が非常に高いため層間絶縁膜１０
７及び１０７ａのバリア層として働くことが可能であ
る。特に、薬液としてＤＨＦ液（ＨＦ：Ｈ2Ｏ＝１：１
００）を用いればその選択比は１００以上得られるた
め、リンドープアモルファスシリコン膜１０９はほとん
どエッチングされないことになる（図１（ｄ））。
【００２９】次に、リンドープアモルファスシリコン膜
１０９をドライエッチバックにより円筒型スタック電極
１１５直下以外のすべてを除去する。この時、リンドー
プアモルファスシリコン膜１０９は、円筒型スタック電
極１１５の膜厚の１／３であるため、たとえ１００％オ
ーバーエッチをかけたとしても最終的には円筒型スタッ
ク電極１１５の膜厚は初期の２／３は残ることになり、
電極としては何ら問題にはならない（図１（ｅ））。
【００３０】以上で円筒型スタック電極１１５の形成は
完了するが、最後に円筒型スタックのＨＳＧ化を行えば
電極自身はアモルファス状態が確保されているため図１
（ｆ）のようなＨＳＧ＋円筒型スタック電極１１７が完
成する。
【００３１】尚、実施例１にて用いたリンドープアモル
ファスシリコン膜１０９を、アモルファスシリコン膜、
ポリシリコン膜及びリンドープポリシリコン膜等のシリ
コン膜に置き換えても本発明の効果は得られる。
【００３２】また、実施例１にて用いたシリコン酸化膜
ＮＳＧ１１０を、ＢＰＳＧ、ＢＳＧ、ＰＳＧ等のシリコ
ン酸化物に置き換えても本発明の効果は得られる。
【００３３】更に実施例１にて用いたシリコン酸化膜Ｐ
−ＳｉＯ2１１６を、ＮＳＧ、ＢＰＳＧ、ＢＳＧ、ＰＳ
Ｇ、Ｐ−ＳｉＯＮ、Ｐ−ＳｉＯＦ及びＳＯＧ等のシリコ
ン酸化物に置き換えても本発明の効果は得られる。
【００３４】実施例１にて用いたシリコン酸化膜Ｐ−Ｓ
ｉＯ2１１６を、フォトレジスト膜に置き換えても本発
明の効果は得られる。
【００３５】実施例１では、シリコン酸化膜Ｐ−ＳｉＯ
2１１６及びリンドープアモルファスシリコン膜１１５
の平坦化にドライエッチバック法を使用したが、化学機
械研磨法（Chemical Mechanical Polishing:ＣＭＰ法）
に置き換えても本発明の効果は得られる。
【００３６】
【発明の効果】本発明の効果は、機械的強度が高い円筒
型スタック電極を形成できる点である。それによって、
製品上では歩留まり向上やＣｓの確保の効果が得られ
る。また、電極を結晶化させずにすなわちアモルファス
状態で作成可能なため、ＨＳＧ化に最適な円筒型スタッ
ク電極が形成できる。
【００３７】その理由は、ドライ及びウェットエッチン
グ時のバリア層としてシリコン酸化膜に対して選択比を
高くすることができるシリコン膜を使用しているためで
ある。従ってその膜厚自体を極薄くすることが可能にな
る。それにより後に除去する際にも短時間で行うことが
可能になり、スタック電極側壁の削れ量が最小限に抑え
られる。すると、その後の洗浄による側壁の倒れの問題
が回避できるため結果として歩留まりが向上する。当
然、倒れによるＣｓの減少も抑えられる。
【００３８】加えてシリコン膜にリンドープシリコン膜
を用い、その後に成長するシリコン酸化膜にプラズマ酸
化膜等、低温で成長可能な膜を用いれば結晶化が起こる
こともないため、ＨＳＧと組み合わせるには最適な円筒
型スタック電極が形成できる。
【図面の簡単な説明】
【図１】本発明の円筒型スタック電極の製造工程の一実
施形態になる断面工程図である。
【図２】第一の従来技術になる半導体装置の製造工程の
断面図である。
【図３】第二の従来技術になる半導体装置の製造工程の
断面図である。
【符号の説明】
１０１：Ｐ型シリコン基板 １０２：フィールド酸化膜 １０３：ゲート酸化膜 １０４：ゲート電極 １０５：Ｎ型拡散層 １０７，１０７ａ：層間絶縁膜 １０８：ビット線 １０９：リンドープアモルファスシリコン膜（ストッパ
用） １１０：シリコン酸化膜 １１１：ホール（コンタクト形成用、第１のホール） １１２：フォトレジスト １１３：ホール（スタック電極形成用、第２のホール） １１４：コンタクトホール（第３のホール） １１５：円筒型スタック電極 １１６：シリコン酸化膜 １１７：ＨＳＧ＋円筒型スタック電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上の層間絶縁膜を介して、シ
    リコン膜を形成する工程、 該シリコン膜上に第１の絶縁膜を形成する工程、 該第１の絶縁膜及び前記シリコン膜をエッチングして前
    記シリコン膜下の前記層間絶縁膜の表面を露出させる第
    １のホールを開孔する工程、 前記第１のホールよりも広い幅で前記第１の絶縁膜に第
    ２のホールを開孔すると共に、前記シリコン膜をマスク
    として前記層間絶縁膜にコンタクトホールを開孔する工
    程、 前記コンタクトホールを埋め、且つ円筒型スタック電極
    形状にアモルファスシリコン膜を形成する工程、 前記アモルファスシリコン膜上に第２の絶縁膜を形成し
    前記第２のホールを埋め込む工程、 前記第２の絶縁膜及び前記アモルファスシリコン膜を平
    坦化する工程、 前記第１及び第２の絶縁膜を除去する工程、及び前記円
    筒型スタック電極下を除く部分の前記層間絶縁膜上に形
    成された前記シリコン膜を除去する工程とを有し、 前記層間絶縁膜上に形成される前記シリコン膜が前記円
    筒型スタック電極となる前記アモルファスシリコン膜の
    膜厚の１／３以下であることを特徴とする円筒型スタッ
    ク電極の製造方法。
  2. 【請求項２】 前記第１及び第２の絶縁膜がシリコン酸
    化膜又はプラズマ酸化膜であり、これら酸化膜に対して
    エッチング選択比が高い前記シリコン膜が前記層間絶縁
    膜のバリア層として働くことを特徴とする請求項１に記
    載の円筒型スタック電極の製造方法。
  3. 【請求項３】 前記円筒型スタック電極表面に微細な半
    球状のシリコン結晶粒を有することを特徴とする請求項
    １又は２に記載の円筒型スタック電極の製造方法。
  4. 【請求項４】 前記半導体基板上に形成されるシリコン
    膜がリンドープアモルファスシリコン膜、ノンドープア
    モルファスシリコン膜、ポリシリコン膜及びリンドープ
    ポリシリコン膜からなる群から選択される１種である請
    求項１乃至３のいずれか１項に記載の円筒型スタック電
    極の製造方法。
  5. 【請求項５】 前記シリコン膜上に形成される第２の絶
    縁膜が、ノンドープシリコン酸化膜、ボロンドープシリ
    コン酸化膜、リンドープシリコン酸化膜、及びボロン・
    リンドープシリコン酸化膜からなる群から選択される１
    種である請求項１乃至４のいずれか１項に記載の円筒型
    スタック電極の製造方法。
  6. 【請求項６】 前記第２の絶縁膜の代わりに、SOG（ス
    ピンオングラス）またはレジスト塗布膜を用いることを
    特徴とする請求項１乃至４のいずれか１項に記載の円筒
    型スタック電極の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281092B1 (en) * 1999-07-02 2001-08-28 Lsi Logic Corporation Method for manufacturing a metal-to-metal capacitor utilizing only one masking step
US6312988B1 (en) 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
KR20010059284A (ko) * 1999-12-30 2001-07-06 박종섭 반도체 소자의 캐패시터 형성방법
US6187626B1 (en) * 2000-01-31 2001-02-13 United Microelectronics Corp. Forming a semi-recessed capacitor structure in an inter-polysilicon dielectric
US6645873B2 (en) 2000-06-21 2003-11-11 Asm Japan K.K. Method for manufacturing a semiconductor device
US6750172B2 (en) 2001-03-14 2004-06-15 Micron Technology, Inc. Nanometer engineering of metal-support catalysts
US6410955B1 (en) 2001-04-19 2002-06-25 Micron Technology, Inc. Comb-shaped capacitor for use in integrated circuits
US6888217B2 (en) * 2001-08-30 2005-05-03 Micron Technology, Inc. Capacitor for use in an integrated circuit
KR100553839B1 (ko) * 2003-11-27 2006-02-24 삼성전자주식회사 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법
US20080274626A1 (en) * 2007-05-04 2008-11-06 Frederique Glowacki Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2285176B (en) * 1993-12-27 1997-11-26 Hyundai Electronics Ind Structure and manufacturing method of a charge storage electrode
US5670806A (en) * 1993-12-28 1997-09-23 Lg Semicon Co., Ltd. Semiconductor memory device
JPH08204148A (ja) * 1995-01-30 1996-08-09 Sony Corp 半導体装置及びその製造方法
JPH0974174A (ja) * 1995-09-01 1997-03-18 Texas Instr Japan Ltd 半導体装置及びその製造方法
KR100227070B1 (ko) * 1996-11-04 1999-10-15 구본준 커패시터 및 그의 제조방법
US6037213A (en) * 1998-06-03 2000-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making cylinder-shaped capacitors for dynamic random access memory
US5970359A (en) * 1998-11-06 1999-10-19 United Microelectronics Corp. Method of forming a capacitor for DRAM

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