CN1230781A - 圆柱形叠式电极的制造方法 - Google Patents
圆柱形叠式电极的制造方法 Download PDFInfo
- Publication number
- CN1230781A CN1230781A CN99103195A CN99103195A CN1230781A CN 1230781 A CN1230781 A CN 1230781A CN 99103195 A CN99103195 A CN 99103195A CN 99103195 A CN99103195 A CN 99103195A CN 1230781 A CN1230781 A CN 1230781A
- Authority
- CN
- China
- Prior art keywords
- film
- stacked electrode
- silicon
- cylindrical stacked
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 46
- 239000010703 silicon Substances 0.000 claims abstract description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 45
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 239000013078 crystal Substances 0.000 claims description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 2
- OOMSNAKIPQWBDX-UHFFFAOYSA-N [Si]=O.[P] Chemical compound [Si]=O.[P] OOMSNAKIPQWBDX-UHFFFAOYSA-N 0.000 claims 2
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract 3
- 238000000034 method Methods 0.000 description 37
- 239000010410 layer Substances 0.000 description 25
- HIVGXUNKSAJJDN-UHFFFAOYSA-N [Si].[P] Chemical compound [Si].[P] HIVGXUNKSAJJDN-UHFFFAOYSA-N 0.000 description 14
- 230000004888 barrier function Effects 0.000 description 11
- 238000005516 engineering process Methods 0.000 description 11
- 239000011229 interlayer Substances 0.000 description 11
- 239000000203 mixture Substances 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000012010 growth Effects 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- 239000000243 solution Substances 0.000 description 5
- 238000002156 mixing Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910020177 SiOF Inorganic materials 0.000 description 1
- AYHOQSGNVUZKJA-UHFFFAOYSA-N [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] Chemical compound [B+3].[B+3].[B+3].[B+3].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-].[O-][Si]([O-])([O-])[O-] AYHOQSGNVUZKJA-UHFFFAOYSA-N 0.000 description 1
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000443 aerosol Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- XEMZLVDIUVCKGL-UHFFFAOYSA-N hydrogen peroxide;sulfuric acid Chemical compound OO.OS(O)(=O)=O XEMZLVDIUVCKGL-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- OYLRFHLPEAGKJU-UHFFFAOYSA-N phosphane silicic acid Chemical compound P.[Si](O)(O)(O)O OYLRFHLPEAGKJU-UHFFFAOYSA-N 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/97—Specified etch stop material
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
一种制造圆柱形叠式电极的方法,在半导体基片上形成硅膜,在硅膜上面形成绝缘膜,刻蚀所述绝缘膜,开一达到硅膜下面的半导体基片的第一孔,以比第一孔宽的直径贯穿所述绝缘膜形成第二孔,以硅膜作为掩膜开一接触孔,填盖接触孔,形成形状如圆柱形叠式电极的非晶硅膜,在非晶硅膜上形成第二绝缘膜以填盖第二孔,刻蚀第二绝缘膜直至非晶硅表面,刻蚀非晶硅膜直至第一绝缘膜表面,清除所述绝缘膜和形成在半导体基片上的一部分硅膜。
Description
本发明涉及半导体器件的制造方法,更具体地涉及一种圆柱形叠式电极的制造方法。
在DRAM(动态随机存取存储器)中,各个存储单元是由一个晶体管和一个电容器组成的,通过存储单元的微型化,DRAM一般已能达到较高的集成度。但是,随着存储单元面积的减小,一个电容所占的面积已经减小到这种程度,以致它很难提供足够量的存储电荷Cs(25fF)以保证抗软误差。目前,广泛使用一种所谓分层式(叠式)存储电极,已经应用的一种扩大这种电极的实际面积的技术,就是在存储电极的表面上形成微细的半球形硅晶粒,即HSG-Si(半球形Si晶粒)。除了这种HSG形成技术以外。另一种技术也已经被应用,即使用具有三维圆柱形结构的叠式电容器,以解决高集成度问题。尽管如此,在256M DRAM的这个水平上,据计算,用简单的圆柱式电容器或HSG叠式电容器所能得到的存储电荷量Cs只有18fF这么一点。因此,随着集成规模超过256M DRAM,就变得有必要或者用高介电层例如Ta2O3代替Si3N4,或者用圆柱式和HSG式相结合的电容器结构。高介电层有希望在将来获得应用,但是目前仍处于发展阶段,难以用于半导体器件的实际应用之中。圆柱式和HSG式两者都已被证明是可行的,它们的组合结构,在256M DRAM中用作电容器结构是最有希望的。
更进一步说,简单的圆柱形叠式电极应用于高集成度半导体器件时,侧壁断面将变得很薄,电极之间的间隔也将变得很穿。因此,在圆柱形叠式电极成形完成以后,进行湿工艺处理步骤例如清洗过程中,它们将会碰到皱缩的问题。然而,HSG成形技术应用于通常的圆柱形叠式电极时,侧壁断面变得甚至更薄,侧壁皱缩的问题变得更加严重,这是因为HSG成形技术要利用硅硅层表面上的迁移。因此,在形成电极的过程中,如何提高侧壁断面的强度,是一个关键之点。
下面,详细说明在常用的圆柱形叠式电极制造方法中的一些问题。参考图2a至图2f,其为所要说明的第一种已有工艺技术的依次表示半导体器件的制造方法的步骤的剖面图。
首先,在P型硅基片201的表面上的绝缘区形成场氧化物膜202,并在硅基片上的未覆盖该场氧化物膜的其他区域形成栅氧化物膜203,兼有字线功能的栅极204在栅氧化物膜203和场氧化物膜202两者之上形成以后,用离子注入方法或类似方法形成N型扩散层105和206,成为源-漏区。其次,用CVD(化学汽相淀积)法淀积硅氧化物绝缘膜207,然后形成位线208。在它上面淀积层间绝缘膜207a,再以光刻胶(未示)为掩膜,制作一个接触孔209以暴露出一部分N型扩散层205(图2a)。
然后,掺磷硅膜210生长至大约150nm的厚度,填盖接触孔209。进一步,使硅氧化物膜NSG(无掺杂硅酸盐玻璃)211生长至大约700nm的厚度,然后以光刻胶(未示)为掩模,制作一个孔212(图2b)。
其次,掺磷硅膜213生长至大约100nm的厚度,然后用光刻胶214填塞孔212,将要形成圆柱形叠式电极的侧壁断面的地方作为空隙断面留着。接着,再让掺磷硅膜213生长,然后进行干深刻蚀,使掺磷硅膜213显露出来,如图2C所示。
其次,用干刻蚀方法对掺磷硅膜213作深蚀刻,使硅氧化物膜211显露。此后,用HF(氟化氢酸)溶液除去硅氧化物膜211(图2d)。
其次,掺磷硅膜211的一部分,即除了直接在圆柱形叠式电极215下面的部分以外的掺磷硅膜210,全部用干深刻蚀法清除,最后,光刻胶214用SPM(硫酸-过氧化氢混合物)溶液清除,由此,圆柱形叠式电极215得以制成(图2e)。
再进一步,参考图3a至3e,它们依次表示第二种工艺技术的半导体器件的制造方法的步骤。图中的标号301至308与上面图2中的标号201至208相对应,这里不再作进一步的技术。
如上所述,层间绝缘膜307a被淀积而成,然后制作一个接触孔,下一步是硅膜309生长至大约1μm的厚度。这里,硅膜309有一个层叠结构,依次首先形成厚度大约150nm的掺磷硅膜309a,它的上面叠以O2泄漏层,再往上是另一层厚度为490nm的掺磷硅膜309b,其上叠以第二O2泄漏层,再在它们的上面层叠厚度为430nm的无掺杂硅膜309c。硅膜309a至309c的特点是依次在加热炉中生长(图3a)。
其次,用光刻胶(未示)作为掩模,在层叠的掺磷硅膜309内单独刻蚀无掺杂硅膜309c。O2泄漏层在这种刻蚀中用作阻挡层。进一步,在硅氧化物膜310生长到大约250nm的厚度以后,进行干深刻蚀,以便在无渗杂硅膜309c的侧壁断面旁边留下一部分硅氧化物膜310(图3b)。
其次,用硅氧化物310作掩模,对掺磷硅膜309进行干刻蚀。在这个例子中,以O2泄漏层作为阻挡层,防止圆柱形叠式电极的底部断面扩展到层间绝缘膜(图3c)。然后,用HF溶液清除硅氧化物膜310,从而圆柱形叠式电极311的形成得以完成(图3d)。
当HSG成形技术被应用到根据上述常用的两种方法的制造圆柱形叠式电极215和311时,分别产生出HSG圆柱组合型叠式电极216和312。这些电极每种都有它们自己的缺点。首先,用第二种常用的工艺技术制造的电极,只是在电极的上段有HSG-Si形成,如图3e中所示。这是因为掺磷硅膜的生长速率低至几微米(nm)/分钟,在生长的过程,硅自然地会缓慢地逐渐地结晶。另外,较长的生长时间本身就涉及生产效率问题。还有,由于在干刻蚀时间内所用的阻挡层是O2泄漏层,且刻蚀速率也有某些变化,因此,电极的可再制性也是个实际问题。另一个问题是,存在一种可能性,即在被用作最后掩膜的硅氧化物膜310被清除时,中间层绝缘膜307a被腐蚀。
至于第一种常用的工艺技术,有必要使掺磷硅膜210至少生长到厚度大约为150nm,以便完全填盖接触孔209。所以,当这个膜210最后被用干深刻蚀法清除时,由于完成干深刻蚀法要用很长的时间,电极的侧壁断面就会被做得薄了,这就降低了电极的机械强度。另外,在利用光刻胶保护电极的底部断面的时候,除了在填盖第一接触孔209时形成的硅膜210以外,在侧壁断面形成的时间里,另一个硅膜213也被形成作为在底部断面的膜,致使电极底部的膜变厚。这带来另一个问题,在这种工艺技术中,叠式电容器内部可能达到的电容量比起其高度来说相对较小。
针对上述问题,本发明的一个目的是提供一种圆柱形叠式电极的制造方法,这种方法所生产的侧壁断面保持充分厚度的圆柱形叠式电极,具有足够的机械强度和足够量的存储电荷Cs,并且没有在其上形成HSG-Si(半球形硅粒硅)的不利影响。本发明者已经成功地达到上述目的并在这里披露本发明。即,本发明涉及一种制造圆柱形叠式电极的方法;这种方法包括下列步骤:
在半导体基片上形成硅膜;
在所述硅膜上形成绝缘膜;
刻蚀所述绝缘膜,开一个达到所述硅膜下面的半导体基片的第一孔;
形成一个第二孔,其直径比贯穿所述绝缘膜的所述第一孔的直径宽大,与此同时,用所述硅膜作为掩膜开一个接触孔;
填盖所述接触孔,此外,形成非晶硅膜,使其成为圆柱形叠式电极的形状;
在所述非晶硅膜上形成第二绝缘膜,以填塞所述第二孔;
刻蚀所述第二绝缘膜直至非晶硅表面的平面;
刻蚀所述非晶硅膜直至第一绝缘膜表面的平面;
清除所述绝缘膜;和
清除在半导体基片上形成的硅膜的一部分,也就是除了直接在所述圆柱形叠式电极之下的区域以外,全部清除。
根据本发明的特点,能提供具有足够的机械强度的圆柱形叠式电极。这可以增进其生产效率,增加了存储电荷量Cs。在电极的生产过程中,电极的材料能保持非晶状态而不致结晶,因而生产的圆柱形叠式电极最适合采用HSG技术。
上述结果是由于使用了硅膜,能对硅氧化物膜有高的选择比率,可在干湿两种刻蚀中用作壁垒层。从而,硅膜本身可以很薄。这就能在后来清除它的时候,缩短所需要的时间,这也就使叠式电极侧壁要刮去的量减至最小。因此,在后来的清除过程中,侧壁断面可能皱缩的问题不会发生,进而使生产效率提高。当然,由于侧壁断面皱缩而引起的存储电荷量Cs的损失也就能减少。
除此以外,如果掺磷硅膜被用作一硅膜,并且,能在相对低的温度下生长的一层膜,如等离子体氧化物膜,被用作在后面的步骤中生长的硅氧化物膜,电极上就不会发生结晶,因此,在制造圆柱形叠式电极时,最适合应用HSG成形技术。
图1a至1f是断面图,依次表示根据本发明的一个实施例,圆柱形叠式电极制造方法的步骤。
图2a至2f是断面图,依次表示根据第一种现有技术制造半导体器件的方法步骤。
图3a至3e是断面图,依次表示根据第二种现有技术制造半导体器件的方法步骤。
参看附图,对本发明的制造方法进行详细的讨论。图1a至1f是断面图,依次表示根据本发明一个实施例的半导体器件制造方法的步骤。首先,说明图1a中半导体器件的组成。在硅基片101上相继形成场氧化物膜102,栅氧化物膜103,栅极104,N型扩散层105和106,由硅氧化物膜制成的层间绝缘膜107和107a,以及位线108,然后非晶硅膜109以及硅氧化物膜110在它上面生长,并在那里开一个贯穿的接触孔。
图1b之后的附图说明形成圆柱形叠式电极的步骤。非晶硅膜109,在用图1b所示的等离子体刻蚀法刻蚀氧化膜时用作刻蚀阻挡层,而在用图1c所示湿刻蚀法刻蚀硅氧化膜110和116时,对层间绝缘膜起壁垒层作用。通过使非晶硅膜109的厚度等于或小于圆柱形叠式电极中硅膜厚度的1/3,即使在后面的多晶硅等离子体刻蚀步骤之后,也能够保持圆柱形叠式电极115的底部断面有足够的厚度。还有,刻蚀时间短,因此,这种结构的特征是能够提高它的机械强度。
在本发明中,层间绝缘膜107上面的非晶硅膜109在图1b所示的接触孔114被形成以及在图1d所示的硅氧化物膜110被清除的时候,用作阻挡膜,这层非晶硅膜109最后被用干深刻蚀方法清除,如图1e所示。非晶硅膜109对硅氧化物膜110具有高的选择比率,这里,用它做阻挡膜允许非晶硅本身可做得非常薄,因此,硅膜的圆柱形断面被刻蚀的总量可减至最小。
下面,采用一个实际例子说明本发明的实施例。
参看图1a至1f,这些图是依次表示根据本实施例制造方法的步骤的剖面图。
首先,在P型硅基片101上的绝缘区域形成场氧化物膜102,在硅基片上没有覆盖场氧化物膜的其它区域上形成栅氧化物膜103。在兼有字线功能的栅极104形成在栅氧化物膜103的场氧化膜102上以后,用离子注入方法或类似方法形成N型扩散层105和106,将成为源-漏区。其次,用CVD法淀积硅氧化物绝缘膜107,然后形成位线108。它在上面淀积中间层绝缘膜107a,此后硅膜109淀积至30nm左右厚度。对于硅膜109,非晶硅,多晶硅,掺磷多晶硅和掺磷非晶硅当中任何一种都可使用,但从膜厚可控性的观点来看,具有低生长率的掺磷非晶硅是最合适的。在开第二个孔113以及清除硅氧化物膜110和116的时候,这里所用的硅膜109因此而用作阻挡膜,它的膜厚只由开制接触孔114时的条件决定。层间绝缘膜107和107a与下面要说明的硅氧化物膜110的膜厚近似相同,以致在各个刻蚀时间之间有很小的不同。所以,只要膜的厚度对于过度刻蚀时间是足够用的,则至少不会出现什么问题。通过调节在下一步开第一孔111时所刻蚀的层间绝缘膜的总量,进一步减小膜的厚度(例如,减小至10nm左右)是可能的。在这些膜的上面,采用硅氧化物膜例如NSG(无掺杂石英玻璃)制成的绝缘膜110进一步淀积至700nm左右的厚度。在这之后,使用光刻胶(未示)作为掩模制做孔111,以使位置在掺磷非晶硅膜下面的层间绝缘膜107a的表面显露出来(图1a)。
下一步,使用光刻胶112做为掩模,硅氧化物膜NSG110被刻蚀,因此第二孔113被制造出来。与此同时,使用硅氧化物膜NSG110以及非晶膜109作为掩模,完成接触孔114的制做。此时,掺磷非晶硅膜109对硅氧化物膜NSG110起刻蚀阻挡层作用。但是,即使整个掺磷非晶膜109被刻蚀掉,也不会有什么问题,因为层间绝缘膜107a,还是在刻蚀时被保留下来(图1b)。
下一步,形成具有圆柱形叠式电极(115)底部断面和侧壁断面形状的掺磷非晶硅膜115,它填塞接触孔114并在掺磷非晶硅膜109上面再连续100nm左右的厚度。在这以后,硅氧化物膜例如P-SiO2116以这样的方法生长50nm或更高一些的高度,即该方式圆柱形叠式电极(115)的侧壁断面将要形成的地方为空隙断面保留开放,硅氧化物膜116填塞第二孔113。在这个由硅氧化物NSG110和P-SiO2116确定的空隙断面上,掺磷非晶硅膜115进一步生长至基本上与P-SiO2116相同的高度。然后,用干深刻蚀方法使硅氧化物膜P-SiO2116和掺磷非晶硅膜115处于同一平面,掺磷非晶硅膜115的表面被显露出来(图1c)。
其次,硅氧化物膜NSG110和P-SiO2116用HF溶液或HF气雾清除。在此例中,掺磷非晶硅膜109能对层间绝缘膜107和107a起壁垒层的作用,它对硅氧化物膜NSG110和P-SiO2116两者都有很高的选择比率。具体说,当用DHF溶液(例如HF∶H2O=1∶100)作刻蚀剂时,选择比率可达100或更高,所以,掺磷非晶膜109很难被刻蚀(图1d)。
其次,用干深刻蚀方法将掺磷非晶硅膜109的一部分,即除了直接在圆柱形叠式电极(115)下面的区域以外的部分,全部被清楚。在此例中,因为掺磷非晶硅膜109的厚度是圆柱形叠式电极(115)的厚度的1/3,即使100%过度刻蚀,圆柱形叠式电极(115)的初始膜厚的2/3仍然保留着,成为最终厚度。这对电极来说,是没有什么问题的(图1e)。至此,圆柱形叠式电极(115)的形成过程已经完成。这时的电极本身确保处于非晶状态,最后再将HSG(半球硅晶粒)技术应用于圆柱形层叠体,就实现了HSG圆柱形联合型电极,如图1f所示。
要注意的是,即使用硅膜,例如非晶硅膜,多晶硅膜,掺磷多晶硅膜或类似的膜代替第一实施例中所用的掺磷非晶硅膜109,仍能得到本发明的效果。
再有,用硅氧化物膜,例如BPSG(硼-磷-硅酸盐玻璃),BSG(硼-硅酸盐玻璃),PSG(磷-硅酸盐玻璃)或类似的,代替第一实施例中所用的硅氧化物膜NSG(无掺杂硅酸盐玻璃)110,也完全能取得本发明的效果。
还有,用硅氧化物膜,例如NSG,BPSG,PSG,P-SiON,P-SiOF,SOG(拔丝玻璃)或类似的膜代替第一实施例中用的P-SiO2116,也完全能取得本发明的效果。
还有,用光致抗蚀剂膜代替第一实施例中用的P-SiO2116,也能得到本发明的效果。另外,虽然在第一实施例中使用干深刻蚀法使硅氧化膜P-SiO2116和掺磷非晶硅膜115两者共一平面,若用CMP(化学机械研磨)法来代替。也完全有本发明的效果。
Claims (6)
1.一种制造圆柱形叠式电极的方法,其特征在于包括下列步骤:
在半导体基片上形成一层硅膜;
在所述硅膜上形成一层绝缘膜;
刻蚀所述绝缘膜,开一个达到所述硅膜下面的半导体基片的第一孔;
形成一个第二孔,其直径比贯穿所述绝缘膜的所述第一孔的直径宽大,与此同时,用所述硅膜作为掩膜开一个接触孔;
填盖所述接触孔,此外,形成非晶硅膜,使其成为圆柱形叠式电极的形状;
在所述非晶硅膜上形成第二绝缘膜,以填盖所述第二孔;
刻蚀所述第二绝缘膜直至非晶硅表面的平面;
刻蚀所述非晶硅膜直至第一绝缘膜表面的平面;
清除所述绝缘膜;和
清除在半导体基片上形成的绝缘膜的一部分,即将直接在所述圆柱形叠式电极之下的区域以外的绝缘膜全部清除。
2.根据权利要求1所述的一种制造圆柱形叠式电极的方法,其特征在于,形成在半导体基片上的所述硅膜的膜厚度等于或小于形成圆柱形叠式电极形状的非晶硅膜的膜厚度的1/3。
3.根据权利要求1所述的一种制造圆柱形叠式电极的方法,其特征在于,微细的半球形硅晶粒被形成在所述圆柱形叠式电极的表面上。
4.根据权利要求1所述的一种制造圆柱形叠式电极的方法,其特征在于形成在半导体基片上的所述硅膜是从包括掺磷非晶硅膜,无掺杂非晶硅膜,多晶硅膜和掺磷多晶硅膜的一组膜中选出的。
5.根据权利要求1所述的一种制造圆柱形叠式电极的方法,其特征在于,形成在所述膜上的所述第二绝缘膜是从包括无掺杂硅氧化物膜,掺硼硅氧化膜,掺磷硅氧化物膜和掺硼磷硅氧化物膜的一组膜中选出的。
6.根据权利要求1的一种制造圆柱形叠式电极的方法,其特征在于用拔丝玻璃或抗蚀涂层膜代替所述第二绝缘膜。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08185898A JP3230663B2 (ja) | 1998-03-27 | 1998-03-27 | 円筒型スタック電極の製造方法 |
JP081858/98 | 1998-03-27 | ||
JP081858/1998 | 1998-03-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1230781A true CN1230781A (zh) | 1999-10-06 |
CN1149661C CN1149661C (zh) | 2004-05-12 |
Family
ID=13758197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB991031954A Expired - Fee Related CN1149661C (zh) | 1998-03-27 | 1999-03-25 | 圆柱形叠式电极的制造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6103568A (zh) |
JP (1) | JP3230663B2 (zh) |
KR (1) | KR100376188B1 (zh) |
CN (1) | CN1149661C (zh) |
GB (1) | GB2335794A (zh) |
TW (1) | TW417252B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281092B1 (en) * | 1999-07-02 | 2001-08-28 | Lsi Logic Corporation | Method for manufacturing a metal-to-metal capacitor utilizing only one masking step |
US6312988B1 (en) * | 1999-09-02 | 2001-11-06 | Micron Technology, Inc. | Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions |
KR20010059284A (ko) * | 1999-12-30 | 2001-07-06 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
US6187626B1 (en) * | 2000-01-31 | 2001-02-13 | United Microelectronics Corp. | Forming a semi-recessed capacitor structure in an inter-polysilicon dielectric |
US6645873B2 (en) | 2000-06-21 | 2003-11-11 | Asm Japan K.K. | Method for manufacturing a semiconductor device |
US6750172B2 (en) * | 2001-03-14 | 2004-06-15 | Micron Technology, Inc. | Nanometer engineering of metal-support catalysts |
US6410955B1 (en) | 2001-04-19 | 2002-06-25 | Micron Technology, Inc. | Comb-shaped capacitor for use in integrated circuits |
US6888217B2 (en) * | 2001-08-30 | 2005-05-03 | Micron Technology, Inc. | Capacitor for use in an integrated circuit |
KR100553839B1 (ko) * | 2003-11-27 | 2006-02-24 | 삼성전자주식회사 | 캐패시터와 그 제조 방법, 이를 포함하는 반도체 장치 및그 제조 방법 |
US20080274626A1 (en) * | 2007-05-04 | 2008-11-06 | Frederique Glowacki | Method for depositing a high quality silicon dielectric film on a germanium substrate with high quality interface |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2285176B (en) * | 1993-12-27 | 1997-11-26 | Hyundai Electronics Ind | Structure and manufacturing method of a charge storage electrode |
US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
JPH08204148A (ja) * | 1995-01-30 | 1996-08-09 | Sony Corp | 半導体装置及びその製造方法 |
JPH0974174A (ja) * | 1995-09-01 | 1997-03-18 | Texas Instr Japan Ltd | 半導体装置及びその製造方法 |
KR100227070B1 (ko) * | 1996-11-04 | 1999-10-15 | 구본준 | 커패시터 및 그의 제조방법 |
US6037213A (en) * | 1998-06-03 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making cylinder-shaped capacitors for dynamic random access memory |
US5970359A (en) * | 1998-11-06 | 1999-10-19 | United Microelectronics Corp. | Method of forming a capacitor for DRAM |
-
1998
- 1998-03-27 JP JP08185898A patent/JP3230663B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-24 TW TW088104701A patent/TW417252B/zh not_active IP Right Cessation
- 1999-03-25 CN CNB991031954A patent/CN1149661C/zh not_active Expired - Fee Related
- 1999-03-26 US US09/276,734 patent/US6103568A/en not_active Expired - Fee Related
- 1999-03-26 KR KR10-1999-0010438A patent/KR100376188B1/ko not_active IP Right Cessation
- 1999-03-26 GB GB9907081A patent/GB2335794A/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
GB2335794A (en) | 1999-09-29 |
JPH11284135A (ja) | 1999-10-15 |
KR100376188B1 (ko) | 2003-03-15 |
US6103568A (en) | 2000-08-15 |
JP3230663B2 (ja) | 2001-11-19 |
KR19990078288A (ko) | 1999-10-25 |
TW417252B (en) | 2001-01-01 |
CN1149661C (zh) | 2004-05-12 |
GB9907081D0 (en) | 1999-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100242757B1 (ko) | 양호한 평탄 특성을 지닌 적층된 캐패시터형 반도체 메모리 디바이스 및 그 제조 방법 | |
CN1035141C (zh) | 半导体存储器的制造方法 | |
US5302540A (en) | Method of making capacitor | |
US5567637A (en) | Method of fabricating a micro-trench floating gate electrode for flash memory cell | |
US5668038A (en) | One step smooth cylinder surface formation process in stacked cylindrical DRAM products | |
US6077737A (en) | Method for forming a DRAM having improved capacitor dielectric layers | |
US5897352A (en) | Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion | |
US5508223A (en) | Method for manufacturing DRAM cell with fork-shaped capacitor | |
CN1149661C (zh) | 圆柱形叠式电极的制造方法 | |
US6238995B1 (en) | Method for forming layer of hemispherical grains and for fabricating a capacitor of a semiconductor device | |
US5550077A (en) | DRAM cell with a comb-type capacitor | |
US6548348B1 (en) | Method of forming a storage node contact hole in a porous insulator layer | |
KR100547541B1 (ko) | 캐패시터와메모리구조및방법 | |
US6074913A (en) | Method for forming a DRAM capacitor | |
US5792688A (en) | Method to increase the surface area of a storage node electrode, of an STC structure, for DRAM devices, via formation of polysilicon columns | |
US5804481A (en) | Increased capacitor surface area via use of an oxide formation and removal procedure | |
US6162680A (en) | Method for forming a DRAM capacitor | |
KR0131605B1 (ko) | 반도체장치의 제조방법 | |
US6121109A (en) | Method of forming hemispherical grain polysilicon over lower electrode capacitor | |
US5759891A (en) | Increased surface area capacitor via use of a novel reactive ion etch procedure | |
KR100513808B1 (ko) | 캐패시터의 제조 방법 | |
US6228699B1 (en) | Cross leakage of capacitors in DRAM or embedded DRAM | |
KR100331268B1 (ko) | 커패시터의 전하저장전극 형성방법 | |
US6291294B1 (en) | Method for making a stack bottom storage node having reduced crystallization of amorphous polysilicon | |
KR100384793B1 (ko) | 커패시터의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C06 | Publication | ||
PB01 | Publication | ||
ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030615 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20030615 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
C19 | Lapse of patent right due to non-payment of the annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |