KR19990078288A - 원통형 스택 전극 제조방법 - Google Patents

원통형 스택 전극 제조방법 Download PDF

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Abstract

원통형 스택 전극을 제조하는 방법은, 반도체 기판 위에 실리콘 막을 형성하는 단계와, 상기 실리콘 막 위에 절연막을 형성하는 단계와, 상기 절연막을 에칭해서 상기 실리콘 막 아래에 있는 반도체 기판까지 이르는 제 1 홀을 만드는 단계와, 상기 절연막을 통해 상기 제 1 홀 보다 직경이 더 넓은 제 2 홀을 만들고, 이와 동시에 상기 실리콘 막을 마스크로서 사용해서 콘택트 홀을 만드는 단계와, 상기 콘택트 홀을 매립하고, 부가해서, 비결정의 실리콘 막을 원통형 스택 전극 모양으로 형성하는 단계와, 상기 비결정 실리콘 막 위에 제 2 절연막을 형성해서 상기 제 2 홀을 매립하는 단계와, 상기 비결정 실리콘 표면까지 상기 제 2 절연막을 에칭하는 단계와, 상기 제 1 절연막 표면까지 상기 비결정 실리콘 막을 에칭하는 단계와, 상기 절연막을 제거하는 단계와, 상기 반도체 기판 위에 형성된 실리콘 막의 일부이면서 상기 원통형 스택 전극 바로 아래에 있는 영역을 제거하는 단계를 포함한다.

Description

원통형 스택 전극 제조 방법{Manufacturing method of cylindrical stacked electrode}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 원통형 스택 전극의 제조 방법에 관한 것이다.
각각의 메모리 셀을 하나의 트랜지스터와 하나의 캐패시터로 구성하는 DRAM(다이내믹 랜덤 액세스 메모리)에 있어서, 일반적으로 메모리 셀을 소형화함으로써 고도의 집적도가 달성되어 왔다. 그렇지만, 메모리 셀 영역을 감소시킴에 따라, 하나의 캐패시터가 차지할 수 있는 영역이 감소되어 소프트 에러에 대한 저항을 유지할 수 있을 정도의 충분한 축적 전하량 Cs(25fF)을 확보하는 것이 어렵게 된다. 현재, 소위 적층형(스택형)의 축적 전극이 일반적으로 넓게 사용되고 있으며, 상기 축적 전극의 표면 위에 미세한 반구형의 실리콘 결정 입자, 즉 HSG-Si(Hemispherical Grained-Si;반구형 입자-Si)를 형성하여 상기 전극의 영역을 실질적으로 넓게 하는 기술이 사용되고 있다. 또한, 이 HSG 이외에도, 고집적도에 부합하기 위해 3차원의 원통형 구조를 갖는 적층형 캐패시터를 사용하는 다른 기술이 적용되고 있다. 그럼에도 불구하고, 256M DRAM의 수준에서는, 간단한 원통형 캐패시터나 HSG 스택 캐패시터에서 얻어질 수 있는 축적 전하량 Cs은 18fF만큼이나 작게 계산된다. 그러므로, 256M DRAM 이상으로 집적도가 진행되면, Si3N4대신에 Ta2O3와 같은 고 유전층을 사용하거나 대안적으로 원통형과 HSG형을 조합한 캐패시터 구조를 사용하여야 한다. 상기 고 유전층은 미래에 사용될 것으로 예상되지만, 현재로서는 개발 단계에 있고 반도체 장치에 실제로 적용하는 것이 어렵다. 따라서, 각각이 동작할 수 있는 원통형과 HSG형의 조합 구조가 256M DRAM용 스택 캐패시터 구조로서 유망하다.
또한, 간단한 원통형 스택 전극의 경우에도, 근래의 고 집적 반도체 장치의 측벽부는 매우 얇게 되고, 전극들 사이의 간격도 매우 협소하게 된다. 따라서, 상기 원통형 스택 전극을 형성한 후 세정 단계(cleaning)와 같은 웨트 단계(wet step) 동안 그 붕괴(collapse) 문제가 발생한다. HSG 형성 기술을 종래 원통형 스택 전극에 적용하는 경우에는, HSG 형성 기술은 실리콘 층의 표면에서 실리콘 이미그레이션(silicon immigration)을 이용하기 때문에, 상기 측벽부가 보다 얇아지고 측벽 붕괴 문제가 보다 심각해진다. 그러므로, 전극을 형성하는 동안에 상기 측벽부의 기계적 강도를 어떻게 보다 높이냐 하는 것이 중요하다.
이제, 종래의 원통형 스택 전극 제조 방법의 문제들을 상세히 열거하겠다. 반도체 장치 제조 단계를 연속적으로 도시하는 단면도인 도 2a 내지 도 2f를 참조해서, 제 1 종래 기술에 대해 설명한다.
먼저, P형 실리콘 기판(201)의 표면 위의 분리 영역에 필드 산화막(202)을 형성하고 상기 실리콘 기판 위의 상기 필드 산화막으로 덮이지 않은 다른 영역에 게이트 산화막(203)을 형성한다. 워드 라인 기능도 하는 게이트 전극(204)을 상기 게이트 산화막(203)과 필드 산화막(202) 위에 형성한 후, 소스-드레인 영역으로 되는 N형 확산층(205 및 206)을 이온 주입법으로 형성한다. 다음, 실리콘 산화 절연막(207)을 CVD(Chemical Vapor Deposition)법으로 증착하고 비트 라인(208)을 형성된다. 그 위에 층간 절연막(207a)을 형성한 후, 포토레지스트(도시되지 않음)를 마스크로서 이용해서, 상기 N형 확산층(205)의 일부를 노출시켜 콘택트 홀(209)을 형성한다(도 2a).
다음, 인이 도핑된 실리콘 막(210)을 150㎚의 두께로 성장시키고, 상기 콘택트 홀(209)을 매립한다. 또한, 실리콘 산화막 NSG(Non-doped Silicate Glass)(211)을 700㎚의 두께로 성장시킨 후, 포토레지스트(도시되지 않음)를 마스NSG 이용해서 홀(212)을 형성한다(도 2b).
다음, 인이 도핑된 실리콘 막(213)을 100㎚의 두께로 성장시킨 후, 포토레지스트를 이용해서, 원통형 스택 전극의 측벽부가 형성되는 갭부(gap section)가 남겨지도록 상기 홀(212)을 매립한다. 이 후, 도 2c에 도시된 바와 같이, 인이 도핑된 실리콘 막(213)을 성장시킨 후, 건식 에칭백을 실시해서 상기 인이 도핑된 실리콘 막(213)을 노출시킨다.
다음, 상기 인이 도핑된 실리콘 막(213)에 에칭백을 실시해서 상기 실리콘 산화막 NSG(211)를 노출시킨다. 이 후, 상기 실리콘 산화막(211)을 HF(Hydrofluoric Acid) 용액으로 제거한다(도 2d).
다음, 원통형 스택 전극(215) 바로 아래에 있는 영역인 인이 도핑된 실리콘 산화막(210)을 건식 에칭백으로 제거하고, 최종적으로 포토레지스트(214)를 SPM(Sulfuric acid-Hydrogen peroxide Mixture) 용액으로 제거하면, 원통형 스택 전극(215)이 완성된다(도 2e).
다음, 반도체 장치 제조 단계를 연속으로 도시하는 단면도인 도 3a 내지 도 3e를 참조해서 제 2 종래 기술에 대해 설명한다. 도면 중의 도면 부호 301 내지 308은 도 2에 도시된 도면 부호 201 내지 208에 대응하므로 부가의 설명은 생략한다.
위에서 언급한 바와 같이, 층간 절연막(307a)을 증착한 후 콘택트 홀을 형성한 다음, 실리콘 막(309)을 1㎛의 두께로 성장시킨다. 상기 실리콘 막(309)은, 두께가 150㎚인 인이 도핑된 실리콘 막(309a)을 먼저 형성하고, 그 위에 O2누설층을 적층하고, 두께가 490㎚ 인 다른 인이 도핑된 실리콘 막(309b)을 형성하고, 그 위에 제 2의 O2누설층을 형성하고, 이들 층 위에 두께가 430㎚인 도핑되지 않은 실리콘 막(309c)을 연속적으로 적층하는, 적층 구조를 갖는다. 상기 실리콘 막(309a 내지 309c)은 노(furnace)에서 연속적으로 성장되는 것을 특징으로 한다(도 3a).
다음, 포토레지스트(도시되지 않음)를 마스크로서 이용해서, 적층 구조의 인이 도핑된 실리콘 막(309)의 도핑되지 않은 실리콘 막(309c)만을 에칭한다. 에칭을 실시하는 동안 상기 O2누설층은 스토퍼 층(stopper layer)의 역할을 한다. 다시, 실리콘 산화막(310)을 250㎚의 두께로 성장시키고, 건식 에칭백을 실시해서 도핑되지 않은 실리콘 막(309c)의 측벽부에만 상기 실리콘 막(310)이 남겨지도록 한다(도 3b).
다음, 상기 실리콘 산화막(310)을 마스크로서 이용해서, 상기 인이 도핑된 실리콘 막(309)에 건식 에칭을 실시한다. 이 때, 상기 O2누설층은 스토퍼 층의 역할을 하기 때문에, 원통형 스택 전극의 바닥부(bottom section)가 층간 절연막까지 도달하지 않는다(도 3c). 다음, 실리콘 산화막(310)을 HF 용액으로 제거하면 원통형 스택 전극(311)이 완성된다(도 3d).
위에서 언급한 바와 같은 두 가지 종래 방법에 따라 제조되는 원통형 스택 전극(215 및 311)에 HSG 형성 기술을 적용하면, HSG 원통의 조합형 스택 전극(216 및 312)이 각각 생성된다. 이 전극들 각각에는 자체의 단점이 있다. 먼저 제 2 종래 기술에 의해 제조되는 전극에서, 도 3e에 도시된 바와 같이, HSG-Si의 형성은 상기 전극의 상부에만 영향을 미친다. 이것은 인이 도핑된 실리콘 막의 성장률이 수 nm/min 정도로 느리기 때문에 성장 시간이 길고, 이 때문에 실리콘의 점진적 결정화가 일어난다는 사실에 기인한다. 또한, 제조 효율성면에서 성장 시간이 길다는 것 자체도 문제이다. 또한, 건식 에칭 시에 사용된 스토퍼가 O2누설층이고 에칭 속도가 어느 정도 변하기 때문에, 전극의 재현성(reproductivity)에 문제가 있다. 최종의 마스크로서 사용되는 실리콘 산화막(310)을 제거할 때 층간 절연막(307a)이 에칭된다는 다른 문제도 있다.
제 1 종래 기술과 관련해서, 접촉 홀(209)을 완전하게 매립하기 위해서는 인이 도핑된 실리콘 막(210)의 두께를 적어도 150 ㎚ 이상 성장시킬 필요가 있다. 그러므로, 상기 막(210)을 건식 에칭백으로 최종 제거할 때, 전극의 측벽부는 얇게 해야 되고, 상기 건식 에칭백을 실시하는데 걸리는 시간이 상당히 길기 때문에 전극의 기계적 강도는 약해진다. 또한, 원통형 전극의 바닥부분을 보호하기 위해 포토레지스트를 사용하지만, 제 1 접촉 홀(209)을 매립할 때 형성된 실리콘 막(210)에 부가해서 측벽부를 형성할 때에도 다른 실리콘 막(213)이 막으로서 형성되기 때문에 상기 전극의 바닥부분의 막이 두꺼워진다. 이로 인해 제 1 종래 기술에서 적층된 캐패시터의 내부에서 얻어질 수 있는 용량이 그 높이에 대해 비교적 작게 된다는 문제가 생긴다.
상기 문제들과 관련해서, 본 발명의 목적은 측벽부가 실질적으로 두껍게 유지되면서, 충분한 기계적 강도와 충분한 축적 전하량 Cs를 확보하고, HSG-Si 의 형성에 악영향을 미치지 않는 원통형 적층 전극을 제조하는 방법을 제공하는 것이다. 본 발명자는 상기 목적을 성공적으로 얻었으며 여기에 본 발명을 기재한다. 즉, 본 발명은 원통형 적층 전극을 제조하는 방법에 관한 것이며, 상기 방법은,
반도체 기판 위에 실리콘 막을 형성하는 단계와,
상기 실리콘 막 위에 절연막을 형성하는 단계와,
상기 절연막을 에칭해서 상기 실리콘 막 아래에 있는 반도체 기판까지 이르는 제 1 홀을 만드는 단계와,
상기 절연막을 통해 상기 제 1 홀 보다 직경이 더 넓은 제 2 홀을 만들고, 이와 동시에 상기 실리콘 막을 마스크로 사용해서 콘택트 홀을 만드는 단계와,
상기 콘택트 홀을 매립하고, 부가해서, 비결정 실리콘 막을 원통형 스택 전극 모양으로 형성하는 단계와,
상기 비결정 실리콘 막 위에 제 2 절연막을 형성해서 상기 제 2 홀을 매립하는 단계와,
상기 비결정 실리콘 표면까지 상기 제 2 절연막을 에칭하는 단계와,
상기 제 1 절연막 표면까지 상기 비결정 실리콘 막을 에칭하는 단계와,
상기 절연막을 제거하는 단계와,
상기 원통형 스택 전극 바로 아래에 있는 영역을 제외한 상기 반도체 기판 위에 형성된 실리콘 막의 모든 부분을 제거하는 단계를 포함한다.
본 발명의 한 특징에 따라, 충분한 기계적 강도를 갖는 원통형 스택 전극을 제공할 수 있다. 이에 따라 원통형 적층 전극의 생산성이 향상되며 축적 지되면서 Cs도 증가한다. 또한, 전극을 제조하는 동안에, 전극의 재료는 결정화됨이 없이 비결정 상태로 유지될 수 있기 때문에 생산된 원통형 적층 전극을 최적으로 HSG 형성 기술에 적용할 수 있다.
상기 효과는 건식 에칭 및 습식 에칭 동안 장벽층의 역할을 하는 실리콘 산화막에 대한 높은 선택비를 가질 수 있는 실리콘 막을 사용하기 때문에 생긴다. 결과적으로, 실리콘 막 자체가 극단적으로 얇아질 수 있다. 이에 따라, 그 다음에 수반되는 제거 동작을 실시하는데 필요한 시간이 짧아지고, 차례로 그 곳에서 적층된 전극의 측벽 량이 최소로 감소된다. 결과적으로, 그 뒤에 수반되는 세척 동안 상기 측벽부가 붕괴될 위험이 일어나지 않으며, 또한 제조 수율도 증가한다. 당연히, 측벽부의 붕괴로 인해 야기되는 축적 전하량 Cs 의 손실이 줄어들 수 있다.
또한, 인이 도핑된 실리콘 막을 실리콘 막으로서 사용하고, 예를 들어 플라즈마 산화막과 같은 비교적 저온에서 성장할 수 있는 막을 나중의 단계에서 성장되는 실리콘 산화막으로서 사용하면, 전극에서 결정화가 일어나지 않으며, 그러므로, 이에 의해 제조된 원통형 적층 전극을 HSG 형성 기술에 최적으로 적용할 수 있다.
도 1a 내지 1f는 본 발명의 일실시예에 따라 원통형 적층 전극의 제조 방법 단계를 연속으로 도시하는 단면도.
도 2a 내지 2f는 제 1 종래 기술에 따른 반도체 장치의 제조 방법을 연속으로 도시하는 단면도.
도 3a 내지 3f는 제 2 종래 기술에 따른 반도체 장치의 제조 방법을 연속으로 도시하는 단면도.
*도면의 주요 부호에 대한 간단한 설명
101 : 실리콘 기판 102 : 필드 산화막
103 : 게이트 산화막 105, 106 : 확산층
107, 107a : 층간 절연막 108 : 비트 라인
도면을 참조해서, 본 발명의 제조 방법을 상세히 서술한다. 도 1a 내지 1f는 본 발명의 일실시예에 따라 반도체 장치의 제조 방법을 연속으로 도시하는 단면도이다. 먼저, 도 1a의 반도체 장치의 구성에 대해서 설명한다. 실리콘 기판(101) 위에 필드 산화막(102), 게이트 산화막(103), 게이트 전극(104), N형 확산층(105 및 106), 실리콘 산화막으로 이루어진 층간 절연막(107 및 107a) 및 비트 라인(108)을 연속적으로 형성하고, 그런 다음 비결정 실리콘 막(109) 및 실리콘 산화막(110)을 그 위에 형성한 다음, 이들을 관통하는 접촉 홀을 형성한다.
도 1b이후부터의 도면은 원통형 적층 전극을 형성하는 단계에 대해 설명한다. 비결정 실리콘 막(109)은 도 1b에 도시된 바와 같은 플라즈마 에칭법에 의해 산화막을 에칭할 때 에칭 스토퍼 막의 역할을 하며, 또한 도 1c에 도시된 바와 같은 습식 에칭법에 의해 실리콘 산화막(110 및 116)을 에칭할 때 층간 절연막을 위한 장벽층의 역할을 한다. 이 비결정 실리콘 막(109)의 두께를 원통형 적층 전극의 실리콘 막의 두께의 1/3 이하로 형성함으로써, 이후의 폴리실리콘 플라즈마 에칭 단계에서도, 원통형 적층 전극(115)의 바닥부분의 두께를 충분히 두껍게 유지할 수 있다. 또한, 에칭에 걸리는 시간이 짧게 되어 상기 장치의 기계적 강도를 향상시킬 수 있는 특징이 갖는다.
본 발명에서, 상기 층간 절연막(107) 위의 상기 비결정 실리콘 막(109)은 도 1b에 도시된 접촉 홀을 만들 때 뿐만 아니라 도 1d에 도시된 실리콘 산화막을 제거할 때 스토퍼 층으로서 사용되어, 상기 비결정 실리콘 산화막(109)이 도 1e에 도시된 건식 에칭법에 의해 최종적으로 제거된다. 실리콘 산화막(110)에 대한 높은 선택비를 갖는 비결정 실리콘 막(109)을 사용하면 비결정 실리콘 막 그 자체는 극단적으로 얇아지게 되어 결과적으로, 상기 실리콘 막의 원통형 부분이 에칭되는 양은 최소로 줄어들 수 있다.
다음, 본 발명의 실시예를 구체예를 들어 설명한다.
실시예 1
제조 방법을 연속으로 도시하는 단면도인 도 1a 내지 1f를 참조해서, 본 발명의 실시예를 설명한다.
먼저, P 형 실리콘 기판(101) 표면의 분리 영역에 필드 산화막(102)을 형성하고, 필드 산화막이 덮이지 않은 실리콘 기판 위의 다른 영역에 게이트 산화막(103)을 형성한다. 워드 라인으로서의 역할도 하는 게이트 전극(104)을 상기 게이트 산화막(103)과 상기 필드 산화막(102) 위에 형성한 다음, 소스-드레인 영역으로 되는 N 형 확산층(105 및 106)을 이온 주입법으로 형성한다. 다음, CVD 법으로 실리콘 산화물의 절연막(107)을 증착한 후 비트 라인을 형성한다. 그 위에 층간 절연막(107a)을 증착한 다음, 실리콘 막(109)을 30㎚ 정도의 두께로 증착한다. 상기 실리콘 막(109)은 비결정 실리콘, 폴리실리콘, 인이 도핑된 비결정 실리콘 중에서 임의의 것을 사용할 수도 있지만, 막 두께의 제어라는 관점을 고려하면, 성장 속도가 낮은 인이 도핑된 비결정 실리콘이 가장 적합하다. 여기에서 사용된 실리콘 막이 결과적으로 제 2 홀(113)을 형성할 때와 실리콘 산화막(110 및 116)을 제거할 때 스토퍼의 역할을 하지만, 그 막 두께는 콘택트 홀(114)을 형성할 때의 조건에 의해서만 결정된다. 층간 절연막(107 및 107a)의 막 두께는 후술되는 실리콘 산화막(110)의 막 두께와 거의 동일하기 때문에 각각의 에칭 시간은 차이가 거의 없다. 그러므로, 오버-에칭을 실시하는 동안 막 두께가 충분히 견딘다면, 문제는 거의 발생하지 않는다. 다음에 실시하는 제 1 홀(111) 형성 단계 동안 에칭되는 층간 절연막의 양을 조절하면 상기 막 두께를 (예를 들어, 10㎚로) 더 줄일 수 있다. 이들 막 위에, NSG(Non-doped Silicate Glass)와 같은 실리콘 산화막으로 이루어진 절연막을 700 ㎚의 두께로 더 증착한다. 그 다음, 포토레지스트(도시되지 않음)를 마스크로서 사용하여, 인이 도핑된 비결정 실리콘 막 아래에 있는 층간 절연막(107a)의 표면을 노출시키기 위해 홀(111)을 형성한다(도 1a).
다음, 포토레지스트(112)를 마스크로서 사용해서, 실리콘 산화막 NSG(110)을 에칭하고 이에 의해 제 2 홀(113)이 형성된다. 이와 동시에, 실리콘 산화막 NSG(110)과 비결정 실리콘 막(109)을 마스크로서 사용해서 접촉 홀(114)을 형성한다. 이 때, 인이 도핑된 비결정 실리콘 막(109)은 실리콘 산화막 NSG(110)의 에칭 스토퍼 층의 역할을 한다. 그러나, 인이 도핑된 비결정 실리콘 막(109)이 모두 에칭되어 버려도, 층간 절연막(107a)이 에칭에 의해 남아 있는 한 문제는 생기지 않는다(도 1b).
다음, 콘택트 홀(14)를 매립하고 계속해서 인이 도핑된 비결정 실리콘 막(109) 위에 100 ㎚의 두께를 더 성장시켜, 원통형 적층 전극(115)의 바닥부와 측벽부가 되는 인이 도핑된 비결정 실리콘 막(115)을 형성한다. 이후, 실리콘 산화막 원통형 적층 전극(115)의 측벽부가 형성되는 갭 부(gap section)가 남겨지도록 P-Sio2(116)와 같은 실리콘 산화막을 50 ㎚ 이상의 높이로 성장시키고, 제 2 홀(113)을 매립한다. 실리콘 산화막(115) 및 P-SiO2(116)에 의해 규정되는 상기 갭 부에, P-SiO2(116)의 높이와 실질적으로 동일한 높이가 되도록 인이 도핑된 비결정 실리콘 막(115)을 더 성장시킨다. 다음, 실리콘 산화막 P-SiO2(116) 및 인이 도핑된 비결정 실리콘 막(115)을 건식 에칭백으로 평탄하게 하고, 인이 도핑된 비결정 실리콘 막(115)의 표면을 노출시킨다(도 1c).
다음, 실리콘 산화막 NSG(110) 및 P-SiO2(116)를 HF 갭 부에 HF 대기 상태에서 제거한다. 이 때, 인이 도핑된 비결정 실리콘 막(109)은, 실리콘 산화막 NSG(110) 및 P-SiO2(116) 모두에 대해서 선택비가 매우 높기 때문에, 층간 절연막(107 및 107a)을 위한 장벽층의 역할을 할 수 있다. 특히, DHF 용액(예를 들어, Hf : H2O = 1 : 100)을 사용하면, 100 이상의 선택비가 얻어질 수 있기 때문에 인이 도핑된 비결정 실리콘 막(109)은 거의 에칭되지 않는다(도 1d).
다음, 원통형 적층 전극(115) 바로 아래에 있는 영역을 제외한 인이 도핑된 비결정 실리콘 막(109)의 모든 부분을 건식 에칭백으로 제거한다. 이 때, 인이 도핑된 비결정 실리콘 막(109)의 두께는 원통형 적층 전극(115)의 막 두께의 1/3이기 때문에, 오버-에칭이 100% 발생할지라도, 상기 원통형 적층 전극(115)의 초기 막 두께의 2/3가 최종 막 두께로서 남아 있게 된다. 이것은 전극에 대해서는 아무런 문제가 되지 않는다(도 1e). 이상으로, 원통형 적층 전극의 형성이 완료된다. 전극 그 자체는 비결정 상태로 안전하게 유지되며, HSG 형성 기술을 원통형 전극에 적용하면, HSG 원통 조합형 전극이 도 1f에 도시된 바와 같이 최종적으로 완성된다.
제 1 실시예에서 사용된 인이 도핑된 비결정 실리콘 막(109) 대신에, 비결정 실리콘 막, 폴리실리콘 막, 인이 도핑된 폴리실리콘 막과 같은 실리콘 막을 사용할지라도, 본 발명의 효과를 얻을 수 있음을 유념해야 한다.
또한, 제 1 실시예에서 사용된 실리콘 산화막 NSG(110) 대신에, BPSG(Boro-phospho-silicate Glass), BSG(Boro-silicate Glass), PSG(Phospho-silicate Glass)과 같은 실리콘 산화막을 사용해도 본 발명의 효과를 얻을 수 있다.
또한, 제 1 실시예에서 사용된 실리콘 산화막 P-SiO2(116) 대신에, NSG, BPSG, BSG, PSG, P-SiOF, SOG(Spin-on Glass) 와 같은 실리콘 산화막을 사용해도 본 발명의 효과를 얻을 수 있다.
또한, 제 1 실시예에서 사용되는 실리콘 산화막 P-SiO2(116) 대신에, 포토레지스트 막을 사용해도 본 발명의 효과를 얻을 수 있다. 또한, 제 1 실시예에서 실리콘 산화막(116) 및 인이 도핑된 비결정 실리콘 막(115)을 평탄하게 하기 위해 건식 에칭백을 사용하였지만, 그 대신에 CMP(Chemical Mechanical Polishing)법을 사용해도 본 발명의 효과를 얻을 수 있다.

Claims (6)

  1. 원통형 스택 전극을 제조하는 방법에 있어서,
    반도체 기판 위에 실리콘 막을 형성하는 단계와,
    상기 실리콘 막 위에 절연막을 형성하는 단계와,
    상기 절연막을 에칭해서 상기 실리콘 막 아래에 있는 반도체 기판까지 이르는 제 1 홀을 만드는 단계와,
    상기 절연막을 통해 상기 제 1 홀 보다 직경이 더 넓은 제 2 홀을 만들고, 이와 동시에 상기 실리콘 막을 마스크로 사용해서 콘택트 홀을 만드는 단계와,
    상기 콘택트 홀을 매립하고, 부가해서, 비결정 실리콘 막을 원통형 스택 전극 모양으로 형성하는 단계와,
    상기 비결정 실리콘 막 위에 제 2 절연막을 형성해서 상기 제 2 홀을 매립하는 단계와,
    상기 비결정 실리콘 표면까지 상기 제 2 절연막을 에칭하는 단계와,
    상기 제 1 절연막 표면까지 상기 비결정 실리콘 막을 에칭하는 단계와,
    상기 절연막을 제거하는 단계와,
    상기 원통형 스택 전극 바로 아래에 있는 영역을 제외한 상기 반도체 기판 위에 형성된 실리콘 막의 모든 부분을 제거하는 단계를 포함하는 원통형 스택 전극 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체 기판 위에 형성된 상기 실리콘 막의 막 두께는 원통형 스택 전극 모양으로 형성된 비결정 실리콘 막의 막 두께의 1/3 이하인 원통형 스택 전극 제조 방법.
  3. 제 1 항에 있어서, 상기 원통형 스택 전극의 표면 위에 미세한 반구형 실리콘 결정 입자가 형성되는 원통형 스택 전극 제조 방법.
  4. 제 1 항에 있어서, 상기 반도체 기판 위에 형성된 상기 실리콘 막은 인이 도핑된 비결정 실리콘 막, 도핑되지 않은 비결정 실리콘 막, 폴리실리콘 막 및 인이 도핑된 폴리실리콘 막으로 구성되는 군으로부터 선택되는 원통형 스택 전극 제조 방법.
  5. 제 1 항에 있어서, 상기 실리콘 막 위에 형성된 제 2 절연막은 도핑되지 않은 실리콘 산화막, 붕소가 도핑된 실리콘 산화막, 인이 도핑된 실리콘 산화막 및 붕소-인이 도핑된 실리콘 산화막으로 구성되는 군으로부터 선택되는 원통형 스택 전극 제조 방법.
  6. 제 1 항에 있어서, 상기 제 2 절연막 대신에 스핀-온-글래스(spin-on-glass) 또는 레지스트 도포막(resist-coating-film)을 사용하는 원통형 스택 전극 제조 방법.
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