KR20020044893A - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 표면에 요철을 형성시켜 표면적을 증가시키도록 한 캐패시터의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계, 상기 콘택홀에 폴리실리콘, 연마정지막을 차례로 형성하는 단계, 상기 캐패시터산화막이 드러날때까지 화학적기계적연마하여 상기 폴리실리콘을 분리시켜 실린더형 하부전극을 형성하는 단계, 상기 화학적기계적연마후 드러난 상기 하부전극의 상측 표면을 전면식각하는 단계, 상기 하부전극을 습식세정하는 단계, 및 상기 연마정지막을 제거한 후 상기 하부전극의 실린더 내벽에 반구형 폴리실리콘을 형성하는 단계를 포함하여 이루어진다.

본 발명은 습식세정전에 하부전극의 상측 부분을 소정두께만큼 식각하여 후속 반구형 폴리실리콘 형성시 하부전극의 상측 바깥쪽 부분에서의 형성을 방지할 수 있다.

Description

캐패시터의 제조 방법{METHOD FOR FABRICATING CAPACITOR}

본 발명은 캐패시터의 제조 방법에 관한 것으로, 특히 실린더형 하부전극의 셀간 브릿지를 방지하도록 한 캐패시터의 제조 방법에 관한 것이다.

최근에 반도체소자의 집적도가 증가함에 따라 반도체소자의 크기, 즉 단위셀의 크기가 작아지고 소자 동작에 요구되는 일정한 기준의 충전용량을 확보하기 위하여 많은 연구가 진행되고 있다.

그리고, 셀의 크기가 0.15㎛이하로 작아지고 지속적으로 집적화되면서 0.13㎛의 소자개발이 이루어지고 있는데, 이러한 집적화된 소자의 동작에 요구되는 충전용량을 확보하기 위해 종래 3차원 구조를 갖는 NO(Nitride Oxide) 실린더형 (Cylinder)의 캐패시터 대신 유전상수값이 높은 탄탈륨(Tantalum; Ta) 캐패시터가 개발되었다.

상술한 바와 같은 집적화된 소자의 캐패시터의 표면적을 증가시켜 셀 동작에 필요로 하는 일정 용량 이상의 충전용량을 확보하기 위해 공정 개발과 동시에 소자의 신뢰성 확보가 반도체 소자의 고집적화에서 해결해야 할 과제이다.

이러한 캐패시터의 표면적을 증가시키기 위해 최근에 스토리지노드의 표면을 요철화시켜 표면적을 증가시키기 위해 비정질 실리콘(Amorphous silicon; a-Si)막상에 시딩(Seeding)후 고진공 열처리(High vacuum annealing)를 실시하여 선택적으로 HSG(Hemi-Spherical Grain)막을 형성하는 방법을 적용하고 있다. 그리고, 스토리지노드의 표면을 요철화시키는 다른 방법으로는 MPS(Meta stable PolySilicon) 공정이 있다.

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면이다.

도 1a에 도시된 바와 같이, 소정 트랜지스터 제조 공정이 완료된반도체기판(11)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 선택적으로 식각하여 플러그 영역이 노출되는 콘택홀을 형성한다. 콘택홀을 포함한 층간절연막(12)상에 플러그용 폴리실리콘을 형성한 후, 폴리실리콘을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etchback)하여 폴리실리콘플러그(13)를 형성한다.

폴리실리콘플러그(13)가 형성된 층간절연막(12)상에 캐패시터 산화막(14)을 형성한 후, 캐패시터산화막(14)을 선택적으로 패터닝하여 후속 캐패시터 영역을 노출시킨다. 노출된 캐패시터 영역상에 전극용 폴리실리콘을 형성한 다음, 폴리실리콘을 화학적기계적연마하여 서로 분리된 실린더형 하부전극(15)을 형성한다.

도 1b에 도시된 바와 같이, 분리된 하부전극(15) 표면의 산화막을 제거하기 위한 습식세정을 실시한 후, 하부전극(15)의 내벽에 반구형 폴리실리콘(16)을 형성한다.

상술한 종래기술에서는 서로 분리된 하부전극(15)을 형성하기 위한 화학적기계적연마후 표면에 생성된 산화막을 제거하기 위한 습식세정을 실시한다.

그러나, 습식세정시 캐패시터 산화막(14)의 일부분이 식각되어, 후속 반구형 폴리실리콘(16) 형성시 하부전극(15)의 상부 바깥쪽(17) 부분에도 반구형 폴리실리콘이 형성됨에 따라 인접한 셀과의 거리가 가까워져 셀간 브릿지(Bridge)를 유발하는 문제점이 발생한다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 하부전극의 표면적을 증가시키기 위한 반구형 폴리실리콘 형성시, 하부전극의 상측 모서리 부분에 형성되는 반구형 폴리실리콘으로 인한 셀간 브릿지를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b는 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면.

*도면의 주요 부분에 대한 부호의 설명

21 : 반도체기판 22 : 층간절연막

23 : 폴리실리콘 플러그 24 : 캐패시터 산화막

25 : 감광막 26 : 하부전극

27 : 반구형 폴리실리콘

상기 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체기판상에 캐패시터산화막을 형성하는 단계, 상기 캐패시터산화막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계, 상기 콘택홀에 폴리실리콘, 연마정지막을 차례로 형성하는 단계, 상기 캐패시터산화막이 드러날때까지 화학적기계적연마하여 상기 폴리실리콘을 분리시켜 실린더형 하부전극을 형성하는 단계, 상기 화학적기계적연마후 드러난 상기 하부전극의 상측 표면을 전면식각하는 단계, 상기 하부전극을 습식세정하는 단계, 및 상기 연마정지막을 제거한 후 상기 하부전극의 실린더 내벽에 반구형 폴리실리콘을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2c는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면이다.

도 2a에 도시된 바와 같이, 소정 트랜지스터 제조 공정이 완료된반도체기판(21)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 선택적으로 식각하여 플러그 영역이 노출되는 콘택홀을 형성한다. 콘택홀을 포함한 층간절연막(22)상에 플러그용 폴리실리콘을 형성한 후, 폴리실리콘을 화학적기계적연마(CMP) 또는 에치백하여 폴리실리콘플러그(23)를 형성한다.

폴리실리콘플러그(23)가 형성된 층간절연막(22)상에 캐패시터 산화막(24)을 형성한 후, 캐패시터산화막(24)을 선택적으로 패터닝하여 후속 캐패시터 영역을 노출시킨다. 계속해서, 노출된 캐패시터 영역상에 하부전극용 폴리실리콘을 형성한 다음, 전면에 감광막(25)을 도포하고 폴리실리콘을 화학적기계적연마하여 서로 분리된 실린더형 하부전극(26)을 형성한다. 이 때, 하부전극(26)의 상측 부분이 드러난다. 여기서, 하부전극용 폴리실리콘은 언도우프드 폴리실리콘(Undoped polysilicon)이거나, 도우프드 폴리실리콘(Doped polysilicon)을 하층으로 하고 언도우프드 폴리실리콘을 상층으로 하도록 순차적으로 증착하여 형성된 적층막일 수 있다. 그리고, 화학적기계적연마전에 감광막(25)을 도포하는 대신 USG막과 같은 산화막을 형성할 수 있다.

도 2b에 도시된 바와 같이, 감광막(25)을 잔류시킨 채, 드러난 하부전극(26)의 상측 부분을 전면식각하여 소정 두께(d)만큼 감소시킨다. 이 때, 전면식각되는 하부전극(26)의 두께(d)는 100Å∼500Å이다.

도 2c에 도시된 바와 같이, 잔류하는 감광막(25)을 제거하고, 하부전극(26) 표면에 생성된 산화막을 제거하기 위한 습식세정을 실시한다. 이 때, 습식세정으로 인해 캐패시터산화막(24)이 소정 두께(d)만큼 식각되며, 캐패시터산화막(24)은 상측 부분이 소정 두께만큼 감소된 하부전극(26)의 높이만큼 식각된다.

하부전극(26)의 내벽에만 반구형 폴리실리콘(27)을 형성하여 하부전극(26)의 표면적을 증가시킨다. 이 때, 반구형 폴리실리콘(27) 형성시, 하부전극(26)의 상측 바깥쪽 부분이 드러나지 않으므로 하부전극(26)의 내벽에만 반구형 폴리실리콘(27)을 형성한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 실린더형 하부전극의 상부 바깥쪽에서의 반구형 폴리실리콘의 성장을 억제하므로써 셀간 브릿지를 방지하여 캐패시터의 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

1. 캐패시터의 제조 방법에 있어서,

   반도체기판상에 캐패시터산화막을 형성하는 단계;

   상기 캐패시터산화막을 선택적으로 패터닝하여 콘택홀을 형성하는 단계;

   상기 콘택홀에 하부전극막, 연마정지막을 차례로 형성하는 단계;

   상기 캐패시터산화막이 드러날때까지 화학적기계적연마하여 상기 하부전극막을 분리시켜 실린더형 하부전극을 형성하는 단계;

   상기 화학적기계적연마후 드러난 상기 하부전극의 상측 표면을 소정 두께만큼 식각하는 단계;

   상기 하부전극을 습식세정하는 단계; 및

   상기 연마정지막을 제거한 후 상기 하부전극의 실린더 내벽에 반구형 폴리실리콘을 형성하는 단계

   를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
2. 제 1 항에 있어서,

   상기 하부전극의 상측 표면을 전면식각하는 단계에서,

   상기 하부전극은 상측 표면으로부터 100Å∼500Å의 두께만큼 식각되는 것을 특징으로 하는 캐패시터의 제조 방법.
3. 제 1 항에 있어서,

   상기 연마정지막은 감광막 또는 USG막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
4. 제 1 항에 있어서,

   상기 하부전극막은 언도우프드 폴리실리콘 또는 도우프드 폴리실리콘과 언도우프드 폴리실리콘의 적층막 중 어느 하나를 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.