KR20010054265A - 커패시터의 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 커패시터의 하부전극 형성 방법 중 하부전극 간의 스페이스 CD를 증가시킬 수 있는 방법을 개시한다. 통상적인 RSOCS 구조로 하부전극을 형성하되 상기 하부전극은 인이 도핑된 이중막으로 형성한다. 상기 하부전극의 표면이 습식 식각 공정으로 더 식각되어 하부전극 표면이 소정 두께 식각된다. 이와 같이 함으로써 상기 하부전극 간의 스페이스 CD가 증가하여 후속 HSG 성장이 용이하며 HSG 성장 후 하부전극 간의 단락이 발생되지 않는다.
Description
본 발명은 커패시터의 하부전극 형성 방법에 관한 것으로, 좀 더 구체적으로 RSOCS 공정에 의해 형성된 하부전극을 습식식각하여 하부전극 간의 폭을 확장시키는 것에 관한 것이다.
반도체가 고집적화되어 가면서 반도체 장치도 초미세화 되어가고 있다. 반도체 소자, 특히 DRAM(Dynamic Random Access Memory) 소자 중에서 커패시터의 중요성은 크다. 또한, 미세화로 인하여 제조상의 어려움이 증대되고 있다. 회로가 동작하고 메모리에 정보를 저장하기 위해서는 최소한으로 필요로 하는 커패시턴스(capacitance)가 존재한다. 그러나, 소자의 크기가 작아지면서 원하는 커패시턴스를 얻는데 어려움이 증대하고 있다. 왜냐하면, 커패시터 하부전극의 표면적에 비례하는 커패시턴스가 소자의 축소로 인하여 감소하기 때문이다. 이와 같은 문제점을 해결하기 위해 RSOCS(Reverse Storage-poly One Cylinder Stack) 구조와 HSG(HemiSpherical Grain)가 제안되어 실시되고 있다.
RSOCS 구조는 하부전극이 원통형으로 형성되어 있으며 그 내부가 비어있는 구조를 갖는다. 따라서, 그 단면은 'U'자 모양으로 되어 있다. 소자의 크기가 작아지면서 하부전극의 밑면의 크기도 축소되고 있다. 따라서, 커패시턴스를 유지하기 위해 하부전극의 표면적이 유지되어야하고 그러기 위해서는 하부전극이 높아질 수 밖에 없다. HSG는 비정질 실리콘 표면을 열처리하여 얻어지는 반구형의 실리콘 알갱이이다. 이러한 HSG는 하부전극의 유효 표면적을 증대시켜 커패시턴스를 증가시키는 효과가 있다. RSOCS 구조의 원통형 하부전극 내벽에 HSG를 성장시키는 방법과 내벽과 외벽 모두에 성장시키는 방법이 있다.
도 1은 종래의 방법에 의해 형성된 커패시터의 하부전극을 보여주는 단면도이다.
도 1을 참조하면, BC(Buried Contact) 콘택 플러그(16) 상에 RSOCS 구조의 커패시터의 하부전극(18)이 형성된다. 상기 하부전극(18)의 전극 두께 즉, 프레임(frame) CD는 D1으로 표시되고 하부전극 사이의 간격 즉, 스페이스(space) CD은 D2로 표시된다. 원하는 커패시턴스를 확보하기 위해서 주어진 면적에서 유효표면적을 극대화하기 위해서는 상기 하부전극(18)의 높이를 증가시키는 방법이 있다. 그러나, 상기 하부전극(18)의 높이가 높아지면 커패시터가 형성 안되는 주변 영역과의 단차가 커져 후속 사진 공정에 어려움이 가중된다. 또한, 상기 하부전극(18)이 너무 높게 형성되면 높은 종횡비로 지탱하지 못하여 쓰러짐이 발생할 수 있다. 따라서, 낮은 높이의 상기 하부전극(18)에 HSG를 형성시켜 유효표면적을 증가시키므로 원하는 커패시턴스를 얻을 수 있다. 상기 HSG를 하부전극 내벽에만 성장시키는 방법이 보편적이지만 하부전극 내벽 및 외벽 모두에 성장시켜 커패시턴스를 더 증가 시킬 수 있다. 그러나, 상기 하부전극(18) 외벽에 상기 HSG를 성장시킬 경우 커패시터간의 스페이스 CD(D2)가 좁아져 커패시터 간의 브릿지(bridge)가 발생되어 트윈 비트(twin bit) 현상이 생긴다.
본 발명의 목적은 RSOCS 구조의 커패시터 하부전극 형성 후 습식 식각 공정을 수행하여 커패시터 간의 간격을 증가시키는 커패시터의 하부전극 형성 방법을 제공하는 것이다.
도 1은 종래의 방법으로 형성된 커패시터의 하부전극을 보여주는 단면도;
도 2는 본 발명의 실시예에 따라 형성된 커패시터의 하부전극을 보여주는 단면도;
도 3a 내지 도 3c는 SC-1 세정 시간에 대한 커패시터의 하부전극의 프레임 CD 변화를 보여주는 도표; 및
도 4a 내지 도 4c는 SC-1 세정 시간에 대한 커패시터의 하부전극 사이의 스페이스 CD 변화를 보여주는 도표이다.
* 도면의 주요 부분에 대한 부호의 설명
12 : 절연막 14 : 실리콘 질화막
16 : BC 콘택 플러그 18 : 커패시터의 하부전극 도전막
상술한 목적을 달성하기 위한 본 발명에 의하면, 커패시터의 하부전극 형성방법은 반도체 기판 상에 RSOCS(Reverse Storage-poly One Cylinder Stack) 공정에 의해 커패시터의 하부전극을 형성한다. 습식 식각 공정을 통해 상기 하부전극의 표면을 소정 두께 식각한다. 상기 하부전극 표면에 HSG를 성장시킨다.
이 방법의 바람직한 실시예에 있어서, 상기 습식 식각은 SC-1 세정을 통해 수행된다.
(실시예)
도 2, 도 3 및 도 4를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 커패시터의 하부전극 형성 방법은 SC-1 세정 공정을 통해 하부전극의 표면을 더 식각하여 커패시터의 하부전극간 간격을 증가시킨다.
도 2a를 참조하면, 트랜지스터가 형성된 반도체 기판 상에 절연막(12)이 증착된다. 상기 절연막(12) 상에 실리콘 질화막(14)이 증착된다. 사진 공정을 통해 상기 트랜지스터의 소오스/드레인 영역(도면에 미도시)이 노출될 때까지 상기 실리콘 질화막(14)과 절연막(12)이 식각되어 콘택홀(contact hole)이 형성된다. 상기 콘택홀이 도전물질로 채워지므로 BC 콘택 플러그(16)가 형성된다. 상기 반도체 기판 전면에 희생 산화막(17)이 증착된다. 상기 희생 산화막(17)은 PE-SiH4계열의 산화막이 사용된다.
도 2b를 참조하면, 사진 공정을 통해 상기 BC 콘택 플러그(16)가 노출될 때까지 상기 희생 산화막(17)이 리버스 패터닝(reverse patterning)되어 개구부(opening)가 형성된다. 상기 개구부 내벽을 포함하여 상기 반도체 기판 전면에 도전막(18)이 콘포말(conformal)하게 증착된다. 상기 도전막(18)은 폴리실리콘 또는 도핑된 폴리실리콘(doped poly-Si)으로 형성된다. 바람직하게는 도핑된 폴리실리콘이 단일막 또는 이중막으로 형성된다. 상기 도핑된 폴리실리콘이 이중막으로 형성될 경우, 도핑 농도가 서로 다른 이중막으로 형성되며 일례로, 도펀트(dopant)가 인(P)이 사용되어 3.6×1020atoms/cm3농도로 도핑된 도전막이 600Å, 2.0×1020atoms/cm3농도로 도핑된 도전막이 300Å 증착된다. 상기와 같은 도핑 농도는 0.8×1020atoms/cm3내지 10.0×1020atoms/cm3범위에서 이중막 두께 700Å 내지 1000Å 범위에서 모든 조합이 가능하다. 이 때, 각 단일막의 두께는 100Å 내지 1000Å 범위가 가능하다. 도핑 농도에 따라 후속 습식 식각 공정시 식각량에 차이가 있으므로 공정에 알맞게 선택하여 사용한다.
도 2c를 참조하면, 상기 희생 산화막(17)이 노출될 때까지 상기 도전막(18)이 평탄화 식각된다. 상기 평탄화 식각은 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 또는 에치백(etch back) 공정을 통해 수행된다. 상기 평탄화 식각으로 상기 도전막(18)이 셀 단위로 분리되어 하부전극(18a)이 형성된다. 상기 희생 산화막(17)이 습식 식각으로 리프트 오프(lift-off)되어 제거된다. 이와 같이 RSOCS 구조로 형성된 상기 원통형 하부전극(18a)의 외벽에 HSG가 없다면 도 1에서 보는 바와 같이 하부전극(18) 간의 스페이스 CD(Critical Dimension, D3)가 좁아도 된다. 그러나, 상기 하부전극(18a) 내벽과 외벽에 HSG가 형성되는 DHOCS(Double side HSG One Cylinder Stack) 구조가 되기 위해서는 일정 간격이 유지되어야 한다. 상기 하부전극(18a) 형성 후 HSG가 형성되기 전에 일정 간격의 스페이스 CD를 확보하기 위해 SC-1(Standard Cleaning 1) 세정 공정이 수행된다. SC-1 세정 공정의 케미칼(chemical)은 NH4OH, H2O2, H2O로 구성된 알카리 용액이며 사용 온도는 40℃ 내지 80℃이고 구성 비율은 1:1:5를 표준으로 하며 각 회사마다 다양한 비율로 조정하여 사용하고 있다. SC-1 세정의 특징은 수용액 내에서 NH4OH의 식각과 H2O2의 산화가 계속적으로 반복되는 현상으로 상기 도전막(18)의 식각이 이루어진다는 것이다. 상기 SC-1 세정 공정을 통해 상기 하부전극 도전막(18) 표면이 식각되어 도 2에서 보는 바와 같이 충분한 스페이스 CD(D4)가 확보된다. 도 3 및 도 4는 다양한 도핑 농도에 있어서 이중막으로 형성된 상기 하부전극(18a)의 SC-1 세정 시간에 따른 하부전극 프레임 CD와 하부전극 스페이스 CD 변화를 각각 보여준다. 도 3a 및 도 4a는 3.6×1020atoms/cm3농도로 도핑된 도전막이 600Å, 2.0×1020atoms/cm3농도로 도핑된 도전막이 300Å 증착된 하부전극의 프레임 CD와 스페이스 CD 변화를 각각 보여준다. 도 3b 및 도 4b는 4.6×1020atoms/cm3농도로 도핑된 도전막이 600Å, 2.0×1020atoms/cm3농도로 도핑된 도전막이 300Å 증착된 하부전극의 프레임 CD와 스페이스 CD 변화를 각각 보여준다. 도 3c 및 도 4c는 3.6×1020atoms/cm3농도로 도핑된 도전막이 600Å, 0.8×1020atoms/cm3농도로 도핑된 도전막이 300Å 증착된 하부전극의 프레임 CD와 스페이스 CD 변화를 각각 보여준다. 도 4에서 보는 바와 같이 SC-1 세정이 약 10분 적용되면 7nm 내지 8nm 정도의 스페이스 CD가 확장됨을 알 수 있다. 이와 같은 자료를 참고로 하여 SC-1 세정 시간을 조정하므로 원하는 스페이스 CD를 조절할 수 있다.
본 발명은 SC-1 세정 공정을 통해 원통형 하부전극의 표면을 소량 식각하므로 하부전극 간의 스페이스 CD를 소정의 폭으로 유지할 수 있으므로 원통형 하부전극 내벽과 외벽 모두에 HSG를 용이하게 성장시킬 수 있는 효과가 있다.
Claims (3)
- 반도체 기판 상에 RSOCS(Reverse Storage-poly One Cylinder Stack) 공정에 의해 커패시터의 하부전극(18a)을 형성하는 단계;습식 식각 공정을 통해 상기 하부전극(18a)의 표면을 소정 두께 식각하는 단계; 및상기 하부전극(18a) 표면에 HSG를 성장시키는 단계를 포함하는 커패시터의 하부전극 형성 방법.
- 제 1 항에 있어서,상기 하부전극(18a)은 인(P)을 도핑한 비정질 실리콘으로 단일막 또는 이중막으로 형성하는 커패시터의 하부전극 형성 방법.
- 제 1 항에 있어서,상기 습식 식각은 SC-1 세정 공정을 통해 수행하는 커패시터의 하부전극 형성 방법.
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