KR100198656B1 - 커패시터의 제조방법 - Google Patents

Abstract

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터를 제조하는데 적당하도록 한 커패시터의 제조방법에 관한 것이다.

이를위한 본 발명의 커패시터 제조방법은 기판을 포함한 전면에 콘택홀을 갖는 제1, 제2절연막을 형성하는 공정과; 상기 제2절연막에 도핑된 제1도전층과 제3절연막을 차례로 형성하는 공정과; 상기 제1도전층과 제3절연막을 커패시터가 형성될 부분만 남도록 선택적으로 제거하는 공정과; 상기 제1도전층 및 제3절연막 측면에 제2도전층 측벽을 형성하는 공정과; 상기 제3절연막을 제거하는 공정과; 상기 제1, 제2도전층을 포함한 기판 전면에 도핑되지 않는 제3도전층을 형성하는 공정과; 상기 제3도전층을 열처리하여 HSG-Si을 형성하는 공정과; 상기 제2절연막을 제거함과 동시에 제2절연막 상에 형성된 HSG-Si을 선택적으로 제거하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

커패시터의 제조방법

본 발명은 커패시터의 제조방법에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터를 제조하는데 적당하도록 한 커패시터의 제조방법에 관한 것이다.

일반적으로 디램(DRAM)은 MOS기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다.

플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS용량에 1과 0으로 충전되며, 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전 하여야 한다.

이것을 디램의 리프레쉬 동작이라고 하며, 각각의 메모리 셀은 적어도 2에서 10nS 간격으로 리프레쉬 되어야 한다. 그렇지 않으면 데이타는 소실된다.

또한, 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.

따라서 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야 하고 그중에서도 고진공 열처리를 이용한 HSG(Hemispherical-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.

종래의 LPCVD 장비를 이용하여 형성하는 HSG-Si 박막은 크게 2가지 목적으로 이용되어져 왔다.

그중 하나는 포토(Photo)공정에서 포토레지스트 패터닝시 반사율이 큰 하부막에 의한 빛의 난반사를 막기 위한 ARC(Anti Reflection Coating)막으로 사용된다. 이때 HSG-Si 박막의 하부는 반사율이 큰 질화막 또는 산화막등이었다.

또 다른 하나는 HSG-Si 박막을 커패시터의 전극에 이용하여 표면적을 증가시켜 전하의 충전용량을 늘리는 목적으로 사용되어져 왔다.

이중에서 HSG-Si 박막을 이용하여 커패시터를 형성하는 것은 여러가지 문제점이 있어서 쉽게 이용되지 못하고 특수한 장치을 사용해서만이 가능하다고 알려져 있다. 또한 종래의 일반적인 장비를 사용할 경우, 불순물이 함유된 폴리 실리콘과 같은 전도막위에서는 HSG-Si 박막이 형성되지 않는 문제점이 있어서 실용화에 어려움이 있었다.

또한, 비정질 실리콘을 열처리 하여 다결정 실리콘 박막을 제작하는 경우 P(Phophorus)을 고농도로 도핑(doping)하면 P가 실리콘 결정 핵의 발생을 억제하여 HSG-Si의 사이즈가 커지게 된다. 반면에 도핑되지 않는 (undope) 비정질 실리콘 박막의 경우는 P를 도핑한 박막보다 상대적으로 많은 결정 핵이 발생되어 결정화가 이루어져서 HSG-Si의 사이즈가 감소하게 된다.

이하, 첨부된 도면을 참조하여 종래의 커패시터의 제조방법에 대하여 설명하면 다음과 같다.

제1a도 내지 제1f도는 종래의 커패시터의 제조방법을 나타낸 공정 단면도이다.

먼저, 제1a도에 도시한 바와같이 반도체 기판(1)상의 선택영역에 필드 산화막(2)을 형성하여 활성영역을 정의한 후 활성영역상에 복수개의 게이트 전극(3)을 형성한다.

이때, 상기 게이트 전극(3) 하부에 게이트 절연막이 형성되어 있다.

그리고 상기 게이트 전극(3)을 마스크로 이용하여 기판(1)내에 소오스/드레인 불순물 영역을 형성한다.

이어, 제1b도에 도시한 바와같이 상기 게이트 전극(3)을 포함한 기판(1) 전면에 제1절연층(4)을 형성하고, 소오스 영역 상측의 상기 제1절연막(4)을 선택적으로 제거한 후, 제1폴리 실리콘(5)을 형성하고 패터닝 한다. 이때, 제1폴리 실리콘층(5)은 비트라인이다. 그리고 상기 제1폴리 실리콘층(5)상에 평탄화용 제2절연막(6)을 형성한다.

이어서, 제1c도에 도시한 바와같이 포토리소그래피(Photolithography) 공정을 이용하여 드레인 영역상의 기판(1)이 노출되도록 제1, 제2절연막(4)(6)을 일정폭으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 기판(1) 전면에 제2폴리 실리콘층(7)을 형성하고 평탄화 한후, 상기 제2폴리 실리콘층(7)상에 제3절연막(8)을 형성한다.

이어, 제1d도에 도시한 바와같이 상기 제3절연막(8)을 포함한 전면에 포토레지스트(도면에 도시하지 않았음)을 증착하고 패터닝 한후, 포토레지스트를 마스크로 하여 상기 제2폴리 실리콘층(7)과 제3절연막(8)을 일정폭으로 패터닝한다.

그리고 상기 포토레지스트를 제거하고, 제2절연막(6)을 포함한 제3절연막(8)상에 제3폴리 실리콘층(9)을 형성하고 에치백 공정을 이용하여 제2폴리 실리콘층(7)과 제3절연막(8) 측면에 제3폴리 실리콘 측벽(9)을 형성한다.

이어서, 제1e도에 도시한 바와같이 상기 제3절연막(8)을 제거하고 상기 제2, 제3폴리 실리콘층(7)(9)상에 비정질 실리콘(10)을 형성한다.

이어, 제1f도에 도시한 바와같이 상기 제2, 제3폴리 실리콘층(7)(9) 및 비정질 실리콘(10)에 세정장비를 이용하여 표면을 세정하고 초고진공 상태에서 열처리하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.

다른 방법으로는 LPCVD 방법에 의하여 비정질 실리콘(10) 및 제2, 제3폴리 실리콘층(7)(9)의 전이온도에서 비정질 실리콘(10)을 형성한 후, 동일온도에서 열처리하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.

또 다른 방법으로는 비정질 실리콘(10)을 형성한 후, 미량의 Si₂H₆가스를 흘려, 제2, 제3폴리 실리콘층(7)(9) 표면에 결정핵이 될 시드(seed)을 형성하여 초고진공 상태에서 열처리를하여 HSG-Si(10a)을 형성하여 커패시터의 하부전극을 형성한다.

상기와 같은 종래의 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있었다.

커패시터의 크기가 감소하고 고집적화 될수록 축전용량을 높이기 위해 HSG-Si을 커패시터 하부전극에 형성하면 전극 면적이 2배까지 증가하지만 초고진공 상태에서 열처리 및 Si₂H₆사용 또는 폴리 실리콘층의 표면을 세정하기 위한 특수장비를 이용해야 한다. 따라서 초고진공 상태에서 Si₂H₆를 사용한 열처리 프로세스(Process)를 진행하므로 양산성이 크게 떨어지고, 기존장비와는 다른 고가의 특수장비 및 Si₂H₆가스를 이용해야 하는 제약 때문에 다량생산이 불가능했다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 커패시터 하부전극에 기존의 LPCVD 장비를 이용하여 HSG-Si을 형성하여 축전용량을 증대 및 양산성을 높이는데 그 목적이 있다.

제1a도 내지 제1f도는 종래의 커패시터의 제조방법을 나타낸 공정 단면도.

제2a도 내지 제2j도는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

20 : 반도체 기판 21 : 필드 산화막

22 : 게이트 전극 23 : 제1절연막 측벽

24 : 제2절연막 25 : 콘택홀

26 : 제1폴리 실리콘층 27 : 제3절연막

28 : 제4절연막 29 : 제5절연막

30 : 제6절연막 측벽 31 : 제1비정질 실리콘

32 : 제7절연막 33 : 제2폴리 실리콘층

33a : 제2폴리 실리콘층 측벽 34 : 제2비정질 실리콘

34a : HSG-Si 35 : 유전체 막

36 : 제3폴리 실리콘층

본 발명의 커패시터 제조방법은 기판을 포함한 전면에 콘택홀을 갖는 제1, 제2절연막을 형성하는 공정과; 상기 제2절연막에 도핑된 제1도전층과 제3절연막을 차례로 형성하는 공정과; 상기 제1도전층과 제3절연막을 커패시터가 형성될 부분만 남도록 선택적으로 제거하는 공정과; 상기 제1도전층 및 제3절연막 측면에 제2도전층 측벽을 형성하는 공정과; 상기 제3절연막을 제거하는 공정과; 상기 제1, 제2도전층을 포함한 기판 전면에 도핑되지 않는 제3도전층을 형성하는 공정과; 상기 제3도전층을 열처리하여 HSG-Si을 형성하는 공정과; 상기 제2절연막을 제거함과 동시에 제2절연막 상에 형성된 HSG-Si을 선택적으로 제거하는 공정을 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명의 커패시터 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.

제2a도 내지 제2j도는 본 발명의 커패시터의 제조방법을 나타낸 공정 단면도이다.

먼저, 제2a도에 도시한 바와같이 반도체 기판(20)상의 선택영역에 필드 산화막(21)을 형성하여 활성영역을 정의한 후 활성영역상에 복수개의 게이트 전극(22)을 형성한다.

이때, 게이트 전극(22) 하부에는 게이트 절연막이 형성되어 있다.

그리고 상기 게이트 전극(22)을 마스크로 하여 기판(20)내에 소오스/드레인 불순물 영역을 형성한다.

이어, 제2b도에 도시한 바와같이 상기 게이트 전극(22)상에 제1절연막을 형성한 후, 게이트 전극(22) 측면에 제1절연막 측벽(23)을 형성한다. 그리고 게이트 전극(22)을 포함한 기판(20) 전면에 제2절연막(24)을 형성하고 소오스 영역 상측의 상기 제2절연막(24)을 선택적으로 제거하여 콘택홀(25)을 형성한다.

이어서, 제2c도에 도시한 바와같이 콘택홀(25)을 포함한 제2절연막(24)상에 제1폴리 실리콘층(26)을 형성하고 소오스 영역 상측에만 남도록 패터닝하여 비트라인을 형성한다.

이어, 제2d도에 도시한 바와같이 제2절연막(24)을 포함한 제1폴리 실리콘층(26)상에 평탄화용 제3, 제4, 제5절연막(27)(28)(29)을 차례로 형성한다. 이때, 제4절연막(28)은 질화막을 사용하며, 후 공정에서 제5절연막(29)을 제거할때 완충용으로 사용한다.

이어서, 제2e도에 도시한 바와같이 드레인 영역상의 기판(20)이 노출되도록 제2, 제3, 제4, 제5절연막(24)(27)(28)(29)을 일정폭으로 제거하여 콘택홀을 형성한 후, 상기 콘택홀을 포함한 제5절연막(29)상에 제6절연막을 형성한다. 그리고 건식식각을 이용하여 콘택홀내의 측면에만 남도록 건식식각을 이용하여 제6절연막 측벽(30)을 형성한다.

이때, 제6절연막 측벽(30)은 질화막을 사용한다.

이어, 제2f도에 도시한 바와같이 콘택홀을 포함한 기판(20) 전면에 LPCVD 장비를 이용하여 도핑된 제1비정질 실리콘(31)을 형성하고 평탄화 한후, 상기 제1비정질 실리콘(31)상에 제7절연막(32)을 형성한다.

이어서, 제2g도에 도시한 바와같이 제7절연막(32)을 포함한 전면에 감광막(도면에 도시하지 않았음)을 증착하고 커패시터가 형성된 부분에만 남도록 일정폭으로 패터닝한 후, 상기 감광막을 마스크로 하여 상기 제1비정질 실리콘(31)과 제7절연막(32)을 제거한다.

그리고 상기 감광막을 제거하고 상기 제5절연막(29)을 포함한 제7절연막(32)상에 제2폴리 실리콘층(33)을 형성한다.

이어, 제2h도에 도시한 바와같이 상기 제2폴리 실리콘층(33)을 에치백 공정을 이용하여 제1비정질 실리콘(31)과 제7절연막(32) 측면에 제2폴리 실리콘 측벽(33a)을 형성한 후, 상기 제7절연막(32)을 제거하여 실린더 모양의 커패시터 스토리지 노드(capacitor storage node)를 형성한다. 그리고 상기 제1비정질 실리콘(31) 및 제2폴리 실리콘 측벽(33a)의 표면을 세정한다.

이어서, 제2i도에 도시한 바와같이 상기 제1비정질 실리콘(31) 및 제2폴리 실리콘 측벽(33a)상에 LPCVD 장비를 이용하여 도핑되지 않는 제2비정질 실리콘(34)을 얇게 형성한다.

이때, 제2비정질 실리콘(34)의 두께는 100∼150Å로 형성한다.

이어, 제2j도에 도시한 바와같이 상기 제2비정질 실리콘(34) 형성 후, 인-시츄(In-Situ)로 감압시키고, 상기 제2비정질 실리콘(34)을 형성한 온도보다 더 높은 온도로 열처리 하여 HSG-Si(34a)을 형성한 후, 상기 제5절연막(29)상의 HSG-Si(34a)의 경계면에 HF액을 침투시켜 제5절연막(29)을 제거함과 동시에 제5절연막(29)상에 형성된 HSG-Si(34a)을 선택적으로 제거하여 커패시터의 하부전극을 형성한다.

이때, HSG-Si(34a) 형성하기 위한 제2비정질 실리콘(34)의 열처리 온도는 630∼640℃이고, 제5절연막(29)상에 형성된 HSG-Si(34a)을 제거하므로 스토리지 노드간의 전기적 분리를 얻을 수 있다.

그리고 커패시터의 하부전극상에 유전물질을 증착하여 유전체막(35)을 형성하고, 상기 유전체막(35)상에 제3폴리 실리콘층(36)을 형성하여 커패시터의 상부전극을 형성한다.

여기서 P가 도핑된 비정질 실리콘 박막상에 도핑되지 않는 비정질 실리콘을 얇게 형성하여 열처리 하는 경우, 도핑되지 않는 비정질 실리콘층에서 결정핵 형성이 빨라 상부 박막에서부터 결정의 성장이 일어나게 된다.

보편적으로 HSG-Si 박막을 형성하기 위해서는 비정질 실리콘 박막의 표면에서부터 박막의 내부방향으로 결정의 성장이 일어나야 하는 것이 필수조건이므로 상부에는 도핑되지 않는 비정질 실리콘층, 하부에는 도핑된 비정질 실리콘층으로 이루어져 있고, 도핑되지 않는 실리콘 박막의 도핑은 결정화 열처리중에 하부의 도핑된 실리콘 박막으로 부터 P의 공급이 이루어지므로 오토-도핑(Auto-dopeing)되어 전극으로서의 사용에는 전혀 문제가 없다.

이상에서 설명한 바와같이 본 발명의 커패시터의 제조방법에 있어서는 다음과 같은 효과가 있다.

특수장비를 이용하지 않고 기존의 일반장비를 이용하여 HSG-Si 박막을 형성하므로 경제적이고, 양산성을 높일수가 있다.

Claims (8)

1. 기판을 포함한 전면에 콘택홀을 갖는 제1, 제2절연막을 형성하는 공정과; 제2절연막에 도핑된 제1도전층과 제3절연막을 차례로 형성하는 공정과; 상기 제1도전층에 제3절연막을 커패시터가 형성될 부분만 남도록 선택적으로 제거하는 공정과; 상기 제1도전층 및 제3절연막 측면에 제2도전층 측벽을 형성하는 공정과; 상기 제3절연막을 제거하는 공정과; 상기 제1, 제2도전층을 포함한 기판 전면에 도핑되지 않는 제3도전층을 형성하는 공정과; 상기 제3도전층을 열처리하여 HSG-Si을 형성하는 공정과; 상기 제2절연막을 제거함과 동시에 제2절연막 상에 형성된 HSG-Si을 선택적으로 제거하는 공정을 포함하여 이루어짐을 특징으로 하는 커패시터의 제조방법.
2. 제1항에 있어서, 상기 콘택홀 측면에 건식식각을 이용하여 질화막 측벽을 형성하는 공정을 포함함을 특징으로 하는 커패시터의 제조방법.
3. 제1항에 있어서, 상기 제2절연막은 산화막을 사용하고, HF액을 이용하여 제2절연막과 HSG-Si을 제거하는 것을 특징으로 하는 커패시터의 제조방법.
4. 제1항 또는 제3항에 있어서, 상기 제1절연막은 질화막을 사용하며, 제2절연막과 HSG-Si을 제거할때 완충용으로 사용되는 것을 특징으로 하는 커패시터의 제조방법.
5. 제1항에 있어서, 상기 제1, 제3도전층을 비정질 실리콘을 사용하는 것을 특징으로 하는 커패시터의 제조방법.
6. 제1항에 있어서, 제1, 제3도전층은 LPCVD 장비를 이용하여 형성하는 것을 특징으로 하는 커패시터의 제조방법.
7. 제1항에 있어서, 상기 제3도전층의 두께는 100∼150Å임을 특징으로 하는 커패시터의 제조방법.
8. 제1항에 있어서, 상기 제3도전층을 열처리 하여 HSG-Si을 형성할때 열처리시 온도는 630∼640℃임을 특징으로 하는 커패시터의 제조방법.