KR100384793B1 - 커패시터의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서 반도체 기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터 상부에 형성된 평탄화층 상에 식각정지층과 스페이서층을 순차적으로 형성하는 공정과, 상기 스페이서층, 식각정지층 및 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층 상에 캡층을 형성하는 공정과, 상기 접촉구와 대응하는 부분을 제외한 나머지 부분의 캡층과 제 1 도전층의 소정 두께를 제거하는 공정과, 상기 제 1 도전충의 측면에 상기 캡층과 소정 부분이 중첩되는 측벽을 형성하는 공정과, 상기 측벽과 캡층의 측면에 상기 제 1 도전층과 접촉되어 전기적으로 연결되는 측벽 형상의 제 2 도전층을 형성하고 상기 스페이서층이 노출되도록 상기 제 1 도전충의 노출된 부분을 제거하는 공정과, 상기 캡층, 측벽 및 스페이서층을 제거하는 공정과, 상기 제 1 및 제 2 도전층의 노출된 표면에 유전막과 제 3 도전층을 형성하는 공정을 구비한다. 따라서, 스페이서층이 제거되어 노출되는 제 1 도전층 하부의 면적 만큼 스토리지전극의 표면적이 증가되므로 축적 용량을 증가시킬 수 있다.
Description
본 발명은 반도체장치의 커패시터의 제조방법에 관한 것으로서, 특히, 고집적 반도체장치에서 큰 축전 용량을 갖는 커패시터의 제조방법에 관한 것이다.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 커패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다. 축전 밀도를 증가시키기 위해서는 커패시터를 적층(stacked) 또는 트렌치(trench)의 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5) 등의 고유전 물질로 유전체를 형성하는 방법이 있다.
상기 3차원 구조를 갖는 커패시터 중 적층 구조를 갖는 것은 제조공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 적층 커패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.
제 1 도(A) 내지 (D)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 1 도(A)를 참조하면, 반도체기판(11) 상의 필드산화막(13)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(19)과 소오스 및 드레인영역(15)(17)이 형성된다. 그리고, 드레인영역(17)과 접촉되는 비트라인(23)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(21)이 형성되고, 이 절연층(21) 상에 평탄화층(25)이 형성된다. 상술한 구조에서 평탄화층(25)과 절연층(21)의 소정 부분을 포토리쏘그래피(photolithography) 방법으로 제거하여 소오스영역(15)을 노출시키는 접촉구(27)를 형성한다.
제 1 도(B)를 참조하면, 평탄화층(25) 상에 접촉구(27)를 채워 소오스영역(15)과 접촉되는 제 1 도전층(29)을 형성한다. 상기에서 제 1 도전층(29)을 불순물이 도핑된 다결정실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 형성한다. 그리고, 제 1 도전층(29) 상에 PSG(Phosphosilicate Glass)층(31)을 두껍게 증착한 후 이 PSG층(31)과 제 1 도전층(29)을 포토리쏘그래피 방법으로 필라(pillar)형상으로 패터닝하여 상기 접촉구(27)와 대응하는 부분에만 남긴다.
제 1 도(C)를 참조하면, 필라 형상으로 패더닝된 제 1 도전층(29) 및 PSG층(31)의 표면을 포함하는 평탄화층(25) 상에 CVD 방법으로 다결정실리콘을 증착한 후 평탄화층(25) 및 PSG층(31)이 노출되도록 에치 백한다. 그러므로, 제 1 도전층(29) 및 PSG층(31)의 측면에 원통 형상의 제 2 도전층(33)이 형성된다. 제 1 도전층(29) 및 제 2 도전층(33)은 전기적으로 연결되도록 접촉되며 스토리지전극이 된다. 그리고, PSG층(31)을 제거한다.
제 1 도(D)를 참조하면, 제 1 도전층(29) 및 제 2 도전층(33)으로 이루어진 스토리지전극의 표면에 산화실리콘(SiO2), 산화실리콘/질화실리콘(SiO2/ Si3N4) 또는 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/SiO2)으로 이루어진 유전막(35)을 형성한다. 그리고, 상술한 구조의 전 표면에 불순물이 도핑된 다결정실리콘을 증착하여 플레이트전극으로 사용되는 제 3 도전층(37)을 형성한다.
그러나, 상술한 종래의 커패시터 제조방법은 스토리지전극의 표면적을 증가시키는 데 한계가 있어 축적 용량을 증가시키기 어려운 문제점이 있었다.
따라서, 본 발명의 목적은 스토리지전극의 표면적을 크게 형성하여 축적 용량을 증가시킬 수 있는 커패시터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 커패시터의 제조방법은 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터 상부에 형성된 평탄화층 상에 식각정지층과 스페이서층을 순차적으로 형성하는 공정과, 상기 스페이서층, 식각정지층 및 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과, 상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 도전층을 형성하는 공정과, 상기 제 1 도전층 상에 캡층을 형성하는 공정과, 상기 접촉구와 대응하는 부분을 제외한 나머지 부분의 캡층과 제 1 도전층의 소정 두께를 제거하는 공정과, 상기 제 1 도전층의 측면에 상기 캡층과 소정 부분이 중첩되는 측벽을 형성하는 공정과, 상기 측벽과 캡층의 측면에 상기 제 1 도전층과 접촉되어 전기적으로 연결되는 측벽 형상의 제 2 도전층을 형성하고 상기 스페이서층이 노출되도록 상기 제 1 도전층의 노출된 부분을 제거하는 공정과, 상기 캡층, 측벽 및 스페이서층을 제거하는 공정과, 상기 제 1 및 제 2 도전층의 노출된 표면에 유전막과 제 3 도전층을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 2 도(A) 내지 (E)는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도이다.
제 2 도(A)를 참조하면, 반도체기판(41) 상의 필드산화막(43)에 의해 한정된 활성영역 내에 트랜지스터가 형성된다. 상기 트랜지스터는 게이트전극(49)과 소오스 및 드레인영역(45)(47)이 형성된다. 그리고, 드레인영역(47)과 접촉되는 비트라인(53)이 형성된다. 또한, 상술한 구조의 전 표면에 절연층(51)이 형성되고, 이 절연층(51) 상에 평탄화층(55)이 형성된다. 절연층(51) 상에 식각정지층(57)과 스페이서층(spacer : 59)을 CVD 방법으로 순차적으로 증착하여 형성한다. 상기에서 식각정지층(57)은 질화실리콘이 100 ∼ 500Å 정도의 두께로 증착되어 형성되며, 스페이서층(59)은 산화실리콘이 1000 ∼ 3000Å 정도의 두께로 증착되어 형성된다. 그리고, 스페이서층(59), 식각정지층(57), 평탄화층(55) 및 절연층(51)의 소정 부분을 포토리쏘그래피 방법으로 제거하여 소오스영역(45)을 노출시키는 집촉구(61)를 형성한다.
제 2 도(B)를 참조하면, 스페이서층(59) 상에 접촉구(61)를 채워 소오스영역(45)과 접촉되는 제 1 도전층(63)을 형성한다. 상기에서 제 1 도전층(63)을 불순물이 도핑된 다결정실리콘을 CVD 방법으로 4000 ∼ 8000Å 정도의 두께로 증착하여 형성한다. 그리고, 제 1 도전층(63) 상에 제 1 및 제 2 캡층(65)(67)을 CVD 방법으로 형성한다. 상기에서 제 1 캡층(65)은 상기 스페이서층(59)와 동일한 산화실리콘을, 제 2 캡층(67)은 식각정지층(57)과 동일한 질화실리콘을 각각 500 ∼ 1500Å 정도의 두께로 증착하여 형성한다. 그 다음, 노드마스크를 사용하여 접촉구(61)와 대응하는 부분을 제외한 나머지 부분의 제 2 및 제 1 캡층(67)(65)을 식각하여 제거한 후, 연속해서, 제 1 도전층(63)을 접촉구(61)와 대응하지 않는 부분이 1000 ∼ 2000Å 정도의 두께가 되도록 3000 ∼ 7000Å 정도 두께를 식각한다.
제 2 도(C)를 참조하면, 제 1 및 제 2 캡층(65)(67)의 표면을 포함하는 제 1 도전층(63) 상에 산화실리콘을 증착한 후 에치 백하여 제 1 캡층(65) 및 제 1 도전층(63)의 측면에 1000 ∼ 2000Å 정도의 두께의 측벽(69)을 형성한다. 그리고, 제 2 캡층(67) 및 측벽(69)의 표면을 포함하는 제 1 도전층(63) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 제 2 캡층(67)의 상부 표면이 노출되도록 에치 백하여 제 2 캡층(67) 및 측벽(69)의 측면에 1000 ∼ 2000Å 정도의 두께를 갖는 측벽 형상의 제 2 도전층(71)을 형성한다. 상기에서 증착된 다결정실리콘을 에치 백하여 제 2 도전층(71)을 형성할 때 제 1 도전층(63)의 접촉구(61)와 대응하지 않은 부분에 형성되어 노출된 부분도 제거되도록 하여 스페이서층(59)을 노출시킨다. 상기에서 제 1 및 제 2 도전층(65)(71)은 접촉되어 전기적으로 연결되어 된다.
제 2 도(D)를 참조하면, 제 2 캡층(67)과 제 1 캡층(65), 측벽(65) 및 스페이서층(59)을 제거하여 스토리지전극을 이루는 제 1 및 제 2 도전층(63) (71)의 표면을 노출시킨다. 상기에서 제 2 캡층(67)을 인산 등의 질화실리콘을 식각하는 용액으로 습식식각하여 제거한다. 연속해서, 제 1 캡층(65), 측벽(65) 및스페이서층(59)을 BOE(Buffered Oxide Etchant) 등의 산화실리콘을 식각하는 용액으로 습식식각하여 제거한다. 그러므로, 제 1 및 제 2 도전층(63)(71)으로 이루어진 스토리지전극은 스페이서층(59)이 제거되면서 노출되는 제 1 도전층(63) 하부의 면적 만큼 표면적이 증가된다. 상기에서 질화실리콘으로 이루어진 식각저지층(57)은 스페이서층(59) 등을 이루는 산화실리콘과 식각선택비가 크므로 제거되지 않는다.
제 2 도(E)를 참조하면, 제 1 및 제 2 도전층(63)(71)으로 이루어진 스토리지전극의 표면에 60 ∼ 100Å 정도의 두께를 갖는 유전막(73)을 형성한다. 상기에서 유전막(73)을 산화실리콘(SiO2), 산화실리콘/질화실리콘(SiO2/Si3N4) 또는 산화실리콘/질화실리콘/산화실리콘(SiO2/Si3N4/SiO2) 등으로 형성한다. 그리고, 유전막(73)의 표면에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착하여 플레이트전극으로 사용되는 제 3 도전층(75)을 형성한다.
따라서, 본 발명은 스페이서층이 제거되어 노출되는 제 1 도전층 하부의 면적 만큼 스토리지전극의 표면적이 증가되므로 축적 용량을 증가시킬 수 있는 잇점이 있다.
제 1 도(A) 내지 (D)는 종래 기술에 따른 커패시터의 제조방법을 도시하는 공정도
제 2 도(A) 내지 (E)는 본 발명에 따른 커패시터의 제조방법을 도시하는 공정도
* 도면의 주요 부분에 대한 부호의 설명 *
41 : 반도체기판 43 : 필드산화막
45, 47 : 소오스 및 드레인영역
49 : 게이트전극 51 : 절연층
53 : 비트라인 55 : 평탄화층
57 : 식각정지층 59 : 스페이서층
61 : 접촉구 63 : 제 1 도전층
65, 67 : 제 1 및 제 2 캡층
69 : 측벽 71 : 제 2 도전층
73 : 유전막 75 : 제 3 도전층
Claims (9)
- 반도체기판 상의 필드산화막에 의해 한정된 활성영역 내에 게이트전극과 소오스 및 드레인영역을 이루는 제 1 및 제 2 확산영역으로 이루어진 트랜지스터 상부에 형성된 평탄화층 상에 식각정지층과 스페이서층을 순차적으로 형성하는 공정과,상기 스페이서층, 식각정지층 및 평탄화층의 소정 부분을 제거하여 상기 제 2 확산영역을 노출시키는 접촉구를 형성하는 공정과,상기 평탄화층 상에 상기 접촉구를 채워 상기 제 2 확산영역과 접촉되는 제 1 도전층을 형성하는 공정과,상기 제 1 도전충 상에 캡층을 형성하는 공정과,상기 접촉구와 대응하는 부분을 제외한 나머지 부분의 캡층과 제 1 도전층의 소정 두께를 제거하는 공정과,상기 제 1 도전층의 측면에 상기 캡층과 소정 부분이 중첩되는 측벽을 형성하는 공정과,상기 측벽과 캡층의 측면에 상기 제 1 도전층과 접촉되어 전기적으로 연결되는 측벽 형상의 제 2 도전층을 형성하고 상기 스페이서층이 노출되도록 상기 제 1 도전충의 노출된 부분을 제거하는 공정과,상기 캡층, 측벽 및 스페이서층을 제거하는 공정과,상기 제 1 및 제 2 도전층의 노출된 표면에 유전막과 제 3 도전층을 형성하는 공정을 구비하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 식각정지층을 질화실리콘으로 형성하고, 상기 스페이서층을 산화실리콘으로 형성하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 제 1, 제 2 및 제 3 도전층을 불순물이 도핑된 다결정실리콘으로 이루어진 커패시터의 제조방법.
- 제 3 항에 있어서,상기 제 1 도전층을 4000 ∼ 8000Å의 두께로 형성하는 반도체장치의 커패시터 제조방법.
- 제 1 항에 있어서,상기 캡층을 산화실리콘으로 이루어진 제 1 캡층과 질화실리콘으로 이루어진 제 2 캡층으로 형성하는 커패시터의 제조방법.
- 제 5 항에 있어서,상기 제 1 캡층과 제 2 캡층을 각각 500 ∼ 1500Å의 두께로 형성하는 커패시터의 제조방법.
- 제 1 항 또는 제 4 항에 있어서,상기 제 1 도전층을 3000 ∼ 7000Å의 두께로 제거하는 커패시터의 제조방법.
- 제 1 항에 있어서,상기 측벽을 1000 ∼ 2000Å의 두께로 형성하는 커패시터의 제조방법.
- 제 2 항에 있어서,상기 제 2 도전층을 1000 ∼ 2000Å의 두께로 형성하는 커패시터의 제조방법.
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